ปัญหาสำคัญ
อัตราสัญญาณนาฬิกาสูงสุดสําหรับเกรดความเร็ว Cyclone® III ที่รองรับ DDR2 SDRAM เต็มอัตราบนคอลัมน์ I/O จะถูกปรับลดรุ่นเป็นเวอร์ชั่น 9.1 และใหม่กว่า อัตราการสัญญาณนาฬิกาสูงสุดถูกปรับลดค่าเนื่องจากเครื่องมือ Intel® Quartus® II ไม่สามารถวางปุ่มกดที่อัตราสัญญาณนาฬิกาที่เร็วขึ้นด้วยตัวควบคุมประสิทธิภาพสูง DDR2 SDRAM II (HPC II)
ตารางแสดงข้อมูลจําเพาะที่ปรับลดรุ่นสําหรับซอฟต์แวร์ Intel® Quartus® II เวอร์ชั่น 9.1
การรองรับ DDR2 SDRAM เต็มรูปแบบสําหรับอุปกรณ์ Cyclone®III
มาตรฐานหน่วยความจํา | อุปกรณ์ | เกรดความเร็ว | อัตรานาฬิกาเต็มอัตราสูงสุด (MHz) |
คอลัมน์ I/O (ชิปเดี่ยวที่เลือก) | |||
DDR2 SDRAM
Cyclone III
C6
167
C7
150
C8, I7, A7
150
หมายเหตุ: คุณจําเป็นต้องมีเกรดความเร็วของส่วนประกอบหน่วยความจํา 267-MHz เมื่อใช้มาตรฐาน I/O ระดับ I/O และเกรดความเร็วของส่วนประกอบหน่วยความจํา 333-MHz เมื่อใช้มาตรฐาน II I/O ระดับ คุณจําเป็นต้องมีเกรดความเร็วของส่วนประกอบหน่วยความจํา 200-MHz
ปัญหานี้มีผลต่อการออกแบบทั้งหมดที่ใช้ DDR2 SDRAM แบบเต็มอัตราพร้อมสถาปัตยกรรม HPC II และตั้งเป้าไปที่อุปกรณ์ Cyclone III หากคุณกําลังใช้ DDR2 SDRAM กับสถาปัตยกรรม HPC คุณจะไม่ได้รับผลกระทบจากการปรับลดรุ่นนี้
ไม่มีผลกระทบด้านการออกแบบ
เพื่อให้ได้อัตรานาฬิกาที่สูงขึ้น โปรดดูโซลูชันที่:
https://www.intel.com/content/www/th/th/support/programmable/articles/000086496.html
ปัญหานี้จะได้รับการแก้ไขในเวอร์ชั่นในอนาคตของคอนโทรลเลอร์ DDR2 พร้อม ALTMEMPHY IP