ID บทความ: 000083216 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 03/12/2012

ใน 40GbE และ 100GbE MAC และ PHY IP Core การกําหนดค่า Stratix V RX-Only แสดงข้อผิดพลาดบิตบนฮาร์ดแวร์

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    ใน 40GbE และ 100GbE MAC และ PHY IP Core ที่มาพร้อมกับรีลีส 12.0 ของซอฟต์แวร์ Quartus II การกําหนดค่า RX เท่านั้นสําหรับStratix V การออกแบบอุปกรณ์ เช่น PHY-only, MAC และ PHY หรือ MAC และ PHY ด้วย อะแดปเตอร์ สามารถแสดงระดับข้อผิดพลาดบิตสูงในฮาร์ดแวร์ได้

    ความละเอียด

    ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ 12.1 Quartus รุ่น แกน IP

    สําหรับรุ่น 12.0 ของแกน IP ให้ clk_status ลดความถี่ ของการออกแบบจาก 100MHz ถึง 50MHz การดําเนินการนี้จะส่งผลให้ไม่ถูกต้อง การลงทะเบียนตัวจับเวลา (0x001-0x004) และตัวจับเวลาแบบ Lock (0x011)

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    อุปกรณ์ที่ตั้งโปรแกรมได้ Intel®

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้