คำอธิบาย
คุณอาจเห็นข้อผิดพลาดนี้ เมื่อคอมไพล์ตัวรับส่งสัญญาณ Native PHY Intel® Stratix® 10 L-Tile/H-Tile ในการกําหนดค่า Gen3 PIPE* ที่กําหนดเป้าหมายไว้ที่ระดับความเร็ว -2/-3 Intel® Stratix®อุปกรณ์ 10 เครื่องโดยใช้Intel® Stratix® 10 Hard IP สําหรับตําแหน่งพิน PCI* Express
ความละเอียด
ในการแก้ไขปัญหานี้ เปลี่ยนตําแหน่งตัวรับส่งสัญญาณเพื่อหลีกเลี่ยงปัญหาที่Intel® Stratix® 10 Hard IP หรือเปลี่ยนระดับความเร็วของอุปกรณ์เป็น -1
ข้อผิดพลาดนี้จะถูกรายงานเมื่อใช้เวอร์ชั่น Intel® Quartus® Prime Pro Edition 17.0, 17.1and 18.0 เมื่อกําหนดเป้าหมายเกรดความเร็ว -2 หรือ -3
ข้อผิดพลาดนี้ได้รับการแก้ไขโดยเริ่มขึ้นใน Intel® Quartus® Prime Pro Edition เวอร์ชั่น 18.1