ID บทความ: 000083193 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

ทําไมฉันจึงไม่สามารถเลือกโหมดเซกเมนต์เป็นโหมดการเข้าซื้อบัฟเฟอร์ในตัววิเคราะห์ลอจิก SignalTap II ได้

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    ไม่รองรับบัฟเฟอร์แบบแบ่งกลุ่มเมื่อคุณสร้างตัววิเคราะห์ตรรกะ SignalTap® II โดยใช้ตัวจัดการปลั๊กอิน MegaWizard® ในซอฟต์แวร์ Quartus® II เวอร์ชั่น 7.2 และปิดใช้งานตัวเลือกกล่องกาเครื่องหมายบัฟเฟอร์แบ่งส่วนในอินเทอร์เฟซผู้ใช้ SignalTap II

    ปัญหานี้ได้รับการแก้ไขเริ่มต้นด้วยซอฟต์แวร์ Quartus II เวอร์ชั่น 8.0

    ในซอฟต์แวร์ Quartus II เวอร์ชั่น 7.1 และก่อนหน้า คุณสามารถเลือกโหมดวงกลมหรือเซกเมนต์เป็นโหมดการเข้าซื้อบัฟเฟอร์ในอินเทอร์เฟซตัววิเคราะห์ลอจิก SignalTap II แม้ว่าคุณจะสร้างอินสแตนซ์ Signaltap II โดยใช้ ตัวจัดการปลั๊กอิน MegaWizard ก็ตาม

    หากต้องการเปิดใช้งานบัฟเฟอร์แบบเซกเมนต์ ให้แก้ไขไฟล์ห่อหุ้มที่ SignalTap II MegaWizard สร้างขึ้น (ชื่อ >.v|vhd) และไฟล์ SignalTap II (<name>.stp) โดยทําตามขั้นตอนเหล่านี้:

    1. ในไฟล์ห่อหุ้มที่เกิด SignalTap II MegaWizard ทําการเปลี่ยนแปลงต่อไปนี้:
    • สําหรับ VHDL
      • ในการประกาศส่วนประกอบ ให้เพิ่มSLD_SEGMENT_SIZEพารามิเตอร์ทั่วไป : NATURAL
      • ในการสร้างอินสแตนซ์ ให้ตั้งค่าพารามิเตอร์ SLD_SEGMENT_SIZE เป็นจํานวนตัวอย่างต่อเซกเมนต์
    • สําหรับ Verilog HDL
      • เพิ่มคุณลักษณะต่อไปนี้: sld_signaltap_component.sld_segment_size = <segment size>
    • บันทึกและปิดไฟล์ห่อหุ้ม
    • คอมไพล์โครงการ
    • ในเมนู ไฟล์ ให้ชี้ไปที่ สร้าง/อัปเดต และคลิก สร้างไฟล์ SignalTap II จากอินสแตนซ์การออกแบบ
    • บันทึกและปิดไฟล์ SignalTap II
    • ในโปรแกรมแก้ไขข้อความ ให้เปิดไฟล์ SignalTap II ที่สร้างขึ้นใหม่
    • ค้นหาแท็กทริกเกอร์ซึ่งคล้ายกับสิ่งนี้:
    • เพิ่มคุณลักษณะใหม่สองรายการให้กับองค์ประกอบที่กําหนดโดยแท็กทริกเกอร์: segment_size="ขนาดการแบ่งส่วน<>" และ trigger_type="เป็นส่วน" ซึ่งควรมีลักษณะดังนี้:
    • บันทึกและปิดไฟล์ SignalTap II
    • ตั้งโปรแกรมอุปกรณ์และเรียกใช้การวิเคราะห์ SignalTap II

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Stratix® II FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้