ปัญหาสำคัญ
คำอธิบาย
เมื่อใช้งานการทดสอบการสาธิตด้วยการจําลอง VHDL คุณได้รับข้อความแสดงข้อผิดพลาดต่อไปนี้:
Signal "wire_gnd" is type ieee.std_logic_1164.std_logic;
expecting type ieee.std_logic_1164.std_logic_vector.
ปัญหานี้มีผลต่อตัวแปรตัวรับสัญญาณ Stratix V
ไม่มีผลกระทบด้านการออกแบบ
ความละเอียด
ใช้การจําลอง Verilog HDL
ปัญหานี้จะได้รับการแก้ไขใน POS-PHY เวอร์ชันในอนาคต ฟังก์ชันเมก้าคอร์ระดับ 4