ปัญหาสำคัญ
หากคุณใช้ตัวจัดการปลั๊กอิน MegaWizard เพื่อสร้างสองหรือ รูปแบบ IP ที่มากขึ้นในการออกแบบของคุณ การจําลองการออกแบบด้วย Synopsys VCS / VCS MX ล้มเหลวด้วยข้อผิดพลาดที่คล้ายกับต่อไปนี้:
Error-[MPD] Module previously declared
ไฟล์ที่ตั้งไว้สําหรับการจําลองการออกแบบทั้งหมดของคุณมีไฟล์ที่ซ้ํากัน แฟ้ม การทําซ้ํานี้อาจเกิดขึ้นได้หากการออกแบบของคุณมีหลายรูปแบบ ของแกน IP เดียวกัน หรือแกน IP ที่แตกต่างกันจะแชร์การจําลองร่วมกัน ไฟล์ต่างๆ (เช่น แพ็คเกจ SystemVerilog ที่ใช้กับ IP หลายตัว คอร์) สําหรับคอร์ IP บางตัว ระหว่างการสร้างไฟล์ IP ของรูปแบบ IP ชุดไฟล์การจําลองแบบสมบูรณ์จะถูกเพิ่มไปยัง_sim ไดเรกทอรี ชุดไฟล์ของแต่ละรูปแบบจะประกอบด้วยสําเนาทั้งหมด ไฟล์แบบจําลองการจําลอง IP ที่จําเป็นสําหรับการจําลองรูปแบบต่างๆ รวมถึงไฟล์บางไฟล์ที่อาจถูกแชร์กับคอร์ IP อื่นๆ รายการรวมของชื่อไฟล์การจําลองทั้งหมดสําหรับรูปแบบ IP ทั้งหมด (รวมถึงชื่อไฟล์ที่ซ้ํากัน) ที่เพิ่มไปยังคําสั่ง VCS บรรทัดทําให้เกิดข้อผิดพลาด หมายเหตุ: ชุดไฟล์ไม่รวมสําเนา ของไฟล์ไลบรารีการจําลองที่ติดตั้งไว้ในไดเรกทอรี quartus/eda/sim_lib และไดเรกทอรีด้านล่าง
โปรดดูโซลูชันที่มี http://www.altera.com/support/kdb/solutions/rd05172011_198.html