ID บทความ: 000083131 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

ทําไมการออกแบบ DDR2 SDRAM DIMM ของฉันจึงไม่ทํางานบนชุดพัฒนาFPGA Stratix III

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

หากคุณสร้างคอนโทรลเลอร์หน่วยความจําประสิทธิภาพสูง DDR2 SDRAM จาก MegaWizard เพื่อเชื่อมต่อ DIMM บน Stratix® ชุดพัฒนา III คุณจะสังเกตเห็นว่าคุณจะล้มเหลวในขั้นตอนการสอบเทียบและไม่สามารถเข้าสู่โหมดผู้ใช้ได้

เมื่อคุณสร้างคอนโทรลเลอร์ DDR2 SDRAM ไฟล์ SDC (_phy_ddr_timing.sdc) ที่สร้างขึ้นจะมีค่าเริ่มต้นเป็น 0.00 สําหรับพารามิเตอร์ t(additional_addresscmd_tpd) ซึ่งเป็นพารามิเตอร์สําหรับที่อยู่/คําสั่งในการเสียบนาฬิกาบนบอร์ด

ตั้งค่า t (additional_addresscmd_tpd) 0.000

สําหรับบอร์ดการพัฒนา Stratix III FPGA ค่านี้คือ 0.750 ดังนั้นคุณจะต้องเปลี่ยนค่าจาก 0.00 เป็น 0.750 ในไฟล์ SDC

ตั้งค่า t (additional_addresscmd_tpd) 0.750

อัปเดตไฟล์ SDC และคอมไพล์ Quartus ใหม่® โครงการซอฟต์แวร์ II, DDR2 SDRAM DIMM จะผ่านขั้นตอนการสอบเทียบและอินเทอร์เฟซจะทํางานอย่างถูกต้อง

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

Stratix® III FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้