ID บทความ: 000083123 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 05/06/2014

คําเตือน (10230): คําเตือนการกําหนด Verilog HDL ที่ *instance_name*_write_datapath.v(118): ตัดทอนค่าที่มีขนาดเพื่อให้ตรงกับขนาดเป้าหมาย (1)

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    คุณอาจประสบกับคําเตือนข้างต้นเมื่อคอมไพล์คอนโทรลเลอร์ DDR2 หรือ DDR3 SDRAM พร้อม UniPHY IP ใน Quartus II

    คําเตือนนี้เกิดขึ้นขณะที่ Quartus II สังเคราะห์การลงทะเบียนและตรรกะบางส่วนที่เชื่อมต่อกับสัญญาณ 'phy_ddio_oct_ena_pre_shift' เนื่องจากบัสที่ไม่ได้ประกาศสําหรับสัญญาณนี้ในชื่อและลําดับชั้นของ _write_datapath.v  ซึ่งนําไปสู่พฤติกรรมการสลับ OCT ที่ไม่ถูกต้อง

     

    ความละเอียด

    ประกาศสัญญาณ \'phy_ddio_oct_ena_pre_shift\' ตามด้านล่างในชื่อไฟล์ _write_datapath.v ก่อนการบ้าน

    สาย [AFI_DQS_WIDTH-1:0] phy_ddio_oct_ena_pre_shift;

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 9 ผลิตภัณฑ์

    Stratix® V E FPGA
    Stratix® IV GX FPGA
    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA
    Stratix® IV E FPGA
    Stratix® III FPGA
    Arria® II GZ FPGA
    Stratix® IV GT FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้