ID บทความ: 000083085 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 26/03/2018

ทําไมการออกแบบตัวอย่าง RS-FEC ของ Stratix® 10 100G Ethernet Soft จึงไม่สามารถทําการจําลองให้สมบูรณ์ได้

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® สำหรับ Arria® 10 และ Stratix® V Ethernet 100G ความหน่วงแฝงต่ำ
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในเครื่องมือทดสอบการจําลองของการออกแบบตัวอย่างที่สร้างขึ้นโดยซอฟต์แวร์ Quartus® Prime Pro เวอร์ชั่น 17.1.1 การจําลองจึงล้มเหลวในการทําให้เสร็จสมบูรณ์ คุณจะเห็นการจําลองค้างที่แพ็กเก็ต 10 ตามที่แสดงด้านล่าง

    ***************************************************

    Recieve Ready ******************

    ***************************************************

    การส่งผ่านข้อมูลการทดสอบ

    ** กําลังส่งแพคเก็ต 1...

    ** กําลังส่งแพคเก็ต 2...

    ** กําลังส่งแพคเก็ต 3...

    ** กําลังส่งแพคเก็ต 4...

    ** กําลังส่งแพคเก็ต 5...

    ** กําลังส่งแพคเก็ต 6...

    ** กําลังส่งแพคเก็ต 7...

    ** กําลังส่งแพคเก็ต 8...

    ** กําลังส่งแพคเก็ต 9...

    ** กําลังส่งแพคเก็ต 10...

    ความละเอียด

    เพื่อหลีกเลี่ยงปัญหานี้ แทนที่ testbench ที่สร้างดั้งเดิม <โครงการตัวอย่าง our>/example_testbench/basic_avl_tb_top.v ด้วย testbench ใหม่นี้

    ปัญหานี้ถูกกําหนดให้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® Prime Pro เวอร์ชันในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้