ID บทความ: 000083083 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 15/03/2019

ทําไมตัวรับส่งสัญญาณ TX simplex จึงส่งข้อมูลที่ไม่ถูกต้องเมื่อ CMU PLL ของ PCIEx1 (HIP) อยู่ที่ช่องสัญญาณเดียวกัน

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหากับอุปกรณ์ Intel® Arria® V และ Intel Cyclone® V ตัวส่งสัญญาณในโหมด TX Only อาจส่งข้อมูลที่ไม่ถูกต้องหาก CMU PLL ของ PCIex1 ที่มี Hard IP อยู่ในช่องสัญญาณตัวรับส่งสัญญาณเดียวกัน ไม่สามารถวางตัวส่งสัญญาณในโหมด TX Only และ CMU PLL ของ PCIex1 ที่มี Hard IP ร่วมกันที่ช่องรับส่งสัญญาณ 1 หรือ 4

    ความละเอียด

    ไม่มีวิธีแก้ไขปัญหาสําหรับปัญหานี้ ตั้งแต่ Intel® Quartus® Prime Standard เวอร์ชั่น 18.0 ผู้ใช้จะได้รับข้อความแสดงข้อผิดพลาดต่อไปนี้เมื่อ CMU PLL ของ PCIex1 ที่มี Hard IP อยู่ในช่องเดียวกันกับตัวส่งสัญญาณในโหมด TX เท่านั้น

    ข้อผิดพลาด (20039): ช่องสัญญาณ TX < tx_pin~CLUSTER~HSSI_TX_CHANNEL_CLUSTER1 > และ PCIE pll ไม่สามารถแชร์ตําแหน่งแชนเนลดูเพล็กซ์เดียวกันได้

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    Arria® V FPGA และ SoC FPGA
    Cyclone® V FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้