ID บทความ: 000083071 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 20/05/2013

สัญญาณนาฬิกาอ้างอิงตัวรับส่งสัญญาณไม่ถูกต้องในตัวแปร CPRI IP Core RE

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    ใน CPRI RE Slaves ตัวรับส่งสัญญาณสัญญาณนาฬิกาอ้างอิง PLL ไม่ได้เชื่อมต่ออย่างถูกต้อง

    ปัญหานี้ป้องกันไม่ให้ RE Slave ทําการเจรจาลิงก์ให้เสร็จสิ้น ประสบความสําเร็จในอุปกรณ์ Arria V และ Stratix V

    ความละเอียด

    เพื่อแก้ไขปัญหานี้ในอินสแตนซ์ CPRI RE Slave ที่ตรงเป้าหมาย คุณต้องแก้ไข<โปรเจคเตอร์ Arria V หรือ Stratix V name>_002.v ไฟล์หลังจากที่คุณสร้างไฟล์ของคุณ อินสแตนซ์ CPRI ในเครื่องมือแก้ไขข้อความ ให้ทําการแทนที่ต่อไปนี้:

    • ในการเชื่อมต่อกับตัวรับส่งสัญญาณ Rx (inst_rx_xcvr) แทนที่ pll_ref_clk (inst_cpri_phy_pll_inclk_clk) ด้วย ข้อความ pll_ref_clk (inst_cpri_phy_pll_ref_clk_clk)ใหม่
    • ในการเชื่อมต่อกับตัวรับส่งสัญญาณ Tx (inst_tx_xcvr) แทนที่ pll_ref_clk (inst_cpri_phy_pll_ref_clk_clk) ด้วย ข้อความ pll_ref_clk (inst_cpri_phy_pll_inclk_clk)ใหม่

    ปัญหานี้ได้รับการแก้ไขในเวอร์ชัน 12.1 ของฟังก์ชัน CPRI MegaCore

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    Arria® V FPGA และ SoC FPGA
    Stratix® V FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้