Altera® Avalon®-MM Hard IP สําหรับ PCI Express® ที่สร้างขึ้นโดยใช้ Quartus® II เวอร์ชัน 14.0 และรุ่นก่อนหน้าแสดงทรูพุตที่ต่ํากว่าเมื่อเปิดใช้งานการกําหนดค่าผ่านโปรโตคอล (CvP) ปัญหาเกิดขึ้นเนื่องจากตัวนับเครดิตใน PCIe Hard IP และบริดจ์ Avalon-MM จะไม่ซิงโครไนส์
สําหรับ CvP อุปกรณ์ต่อพ่วง PCIe จะถูกโหลดก่อน Fabric จะถูกตั้งโปรแกรม หลังจากตั้งโปรแกรม periphery แล้ว FPGA จะส่งและรับแพ็กเก็ต PCIe การโต้ตอบนี้จะเพิ่มตัวนับเครดิตใน PCIe Hard IP หลังจากนั้นไม่นานโครงสร้างจะถูกโหลดด้วยค่าตัวนับเครดิตเริ่มต้น ซึ่งทําให้ตัวนับไม่ตรงกันระหว่างตัวนับสอง
ปัญหานี้มีกําหนดที่จะได้รับการแก้ไขในซอฟต์แวร์ Quartus® II รุ่นอนาคต
เมื่อต้องการหลีกเลี่ยงปัญหานี้ใน Quartus® II เวอร์ชัน 14.0 และรุ่นก่อนหน้า ให้ทําการเปลี่ยนแปลงต่อไปนี้ใน RTL
ใน file altpciexpav_stif_tx_cntrl.v ให้เปลี่ยนบรรทัดต่อไปนี้จาก:
np_header_avail_reg <= np_header_avail;
ถึง:
np_header_avail_reg <= 1'b1;