การจําลอง VHDL ล้มเหลวเมื่อเลือก DDR CAS 2.0 หรือ 2.5

VHDL สร้าง Sequencer Block สําหรับ CAS ความหน่วงแฝง 2.0 และ 2.5 การออกแบบโดยใช้ DDR SDRAM High-Performance Controller ส่งผลให้เกิดการจําลอง ล้ม เหลว ปัญหาเกิดจากความล่าช้าของรอบการแตกต่างบนเน็ตนาฬิกา

ปัญหานี้มีผลต่อ DDR SDRAM High-Performance Controller CAS การออกแบบ 2.0 และ 2.5 ความหน่วงแฝง

ปัญหานี้มีผลต่อการจําลองบน VHDL เท่านั้นและไม่มีผลกระทบ ฟังก์ชั่นการใช้งานของการออกแบบ

หากต้องการแก้ไขปัญหานี้ ให้ทําตามขั้นตอนเหล่านี้:

1. เปิดไฟล์ _phy.vho ในไดเรกทอรีโครงการ
2. ค้นหาการสร้างaltsyncramอินสแตนซ์สําหรับ Postamble Block (สามารถทําได้โดยการค้นหา " altsyncram" — หมายเหตุ พื้นที่สีขาว) ซึ่งควรเป็นaltsyncramส่วนประกอบ พร้อมป้ายกํากับที่มีคํา"postamble"
3. ค้นหาสัญญาณที่แนบเข้ากับพอร์ต Clock1 เพื่อค้นหาจุดในการออกแบบที่มีการกําหนดสัญญาณนี้ให้ (ในกรณีทดสอบ ข้อมูลนี้อยู่ในบรรทัดที่ 4043)

• เปลี่ยนการบ้านตามที่แสดง สัญญาณภายในไม่ (.) ควรเหมือนกับสัญญาณบนพอร์ต Clock0 ของอินสแตนซ์ที่สอง altsyncram ของส่วนประกอบที่เกี่ยวข้องกับ Datapath การอ่าน (ที่มี "read_dp" ในฉลาก)

ขั้นตอนนี้จะลบความล่าช้าของส่วนที่แตกต่างสําหรับการจําลอง แต่ลางาน รหัสไม่มีการเปลี่ยนแปลง ทางด้านขวาของงานด้านบนจะถูกนําไป เป็นด้านขวาของการกําหนดสัญญาณซึ่งเป็นก่อนหน้านี้ ที่มอบหมายให้กับ "wire__phy__phy_alt_mem_phy_sii__phy_alt_mem_phy_sii_inst__phy_alt_mem_phy_postamble_sii_poa_altsyncram_half_rate_ram_gen_altsyncram_inst_19557_clock1" สัญญาณ

• หากส่วนประกอบ _phy มีการคอมไพล์ใหม่ในการจําลองของคุณ การออกแบบควรผ่านไป

ปัญหานี้จะได้รับการแก้ไขในเวอร์ชันในอนาคตของ DDR SDRAM คอนโทรลเลอร์ที่ใช้ ALTMEMPHY IP