ID บทความ: 000082998 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 08/02/2013

ข้อผิดพลาดการติดฉลากพอร์ตนาฬิกา TX PLL ในเครื่องรับส่งสัญญาณ Arria V ฟังก์ชัน IP Core Native PHY

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    หากคุณสร้างเมกะการทํางานร่วมกันของคอร์ IP ตัวรับส่งสัญญาณ Arria V Native PHY ในตัวจัดการปลั๊กอิน MegaWizard และคุณเปิดใช้งาน การใช้งานภายนอก ตัวเลือก TX PLL เพื่อแสดงพอร์ตext_pll_clkไปยังภายนอก ลูปแบบล็อกเฟส (PLL) ตัวส่งสัญญาณ (TX) ทั้ง ext_pll_clk และ tx_pll_refclk พอร์ต จะปรากฏในแผนภาพบล็อก แต่ใช้เฉพาะพอร์ต ext_pll_clk เท่านั้น ในแกน IP

    ความละเอียด

    ไม่มีวิธีแก้ไขปัญหา

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Arria® V FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้