คำอธิบาย
เมื่อคุณเปิดใช้งานตรรกะการตรวจจับ SKP ในโหมด Gen3 สําหรับ Arria® 10 Hard IP สําหรับ PCI® Express ใน Quartus® Prime 15.1.2 ข้อผิดพลาดร้ายแรงนี้อาจพบเห็นได้
ไฟล์ข้อจํากัดด้านเวลา altera_pcie_a10_skp.sdc ถูกสร้างขึ้นโดยอัตโนมัติสําหรับตรรกะการตรวจจับ SKP หากมีการอ่านไฟล์ .sdc ก่อนที่จะมีสัญญาณนาฬิกา PLL คุณจะพบกับข้อผิดพลาดภายใน Quartus นี้
ความละเอียด
หากต้องการแก้ไขข้อผิดพลาดภายใน Quartus โปรดอ่าน altera_pcie_a10_skp.sdc ไฟล์หลังจากนาฬิกา PLL ที่เกี่ยวข้องได้รับมา คุณควรรัน derive_pll_clocks ก่อนเรียกใช้งาน .sdc แฟ้ม ตรวจสอบให้มั่นใจว่า .sdc ไฟล์ที่มี derive_pll_clocks จะปรากฏอยู่ในรายการก่อนไฟล์นี้
ปัญหานี้ได้รับการกําหนดให้แก้ไขในซอฟต์แวร์ Quartus Prime รุ่นใหม่ในอนาคต