ID บทความ: 000082948 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 29/10/2018

ทําไม RapidIO* IP Core จึงส่งแพ็กเก็ตที่ไม่ถูกต้องระหว่างการลองใหม่

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® RapidIO (IDLE1 สูงสุด 5.0 Gbaud)
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    คุณอาจพบตัวรับส่งสัญญาณ RapidIO* ในการส่งแพ็กเก็ตที่เสียหาย

    ปัญหานี้อาจเกิดจากตัวรับส่งสัญญาณ RapidIO* IP Core หมดเวลา/timestamp counter ไม่สามารถรีเซ็ตได้อย่างถูกต้องระหว่างการลองใหม่

    ความละเอียด

    ปัญหานี้ถูกกําหนดให้ได้รับการแก้ไขในเวอร์ชันอนาคตของซอฟต์แวร์ Quartus® Prime

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 10 ผลิตภัณฑ์

    Cyclone® V GX FPGA
    Stratix® V FPGA
    Cyclone® V SX SoC FPGA
    Stratix® IV GT FPGA
    Stratix® IV GX FPGA
    Intel® Arria® 10 FPGA และ SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V FPGA และ SoC FPGA
    Arria® II FPGA
    Cyclone® IV GX FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้