ID บทความ: 000082945 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 12/11/2013

คํานิยามของสัญญาณ SPI ที่กําหนดเส้นทางจากบล็อก Hard Processor Subsystem (HPS) ไปยังFPGAในอุปกรณ์ Cyclone V SoC และอุปกรณ์ Arria V SoC มีอะไรบ้าง

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เอกสารปัจจุบันไม่ได้กําหนดสัญญาณ SPI ทั้งหมดที่กําหนดเส้นทางจากบล็อก HPS ไปยังบล็อก FPGA ภายใน Cyclone® V SoC และArria® อุปกรณ์ V SoC  

ความละเอียด คําอธิบายและการใช้สัญญาณอินเตอร์เฟซ SPI มีดังต่อไปนี้

 

          ข้อมูลเอาต์พุต spim0_txd// 1 บิต
          ข้อมูลอินพุต spim0_rxd//1 บิต
spim0_ss_in_n // ในโหมดมาสเตอร์ สัญญาณนี้สามารถใช้เพื่อแสดงความคอนเทนต์หลักบนบัสได้
คุณสามารถผูกไว้สูงได้ i
f ฟังก์ชันนี้ไม่ได้ถูกใช้
 เปิดใช้งานข้อมูล spim0_ss_oe_n // 1 บิต - ใช้เพื่อ tri-state txd bus
  เอาต์พุต spim0_ss_0_n // Slave Select
เอาต์พุต   spim0_ss_1_n // Slave Select
  เอาต์พุต spim0_ss_2_n // Slave Select
  เอาต์พุต spim0_ss_3_n // Slave Select

ข้อมูลนี้จะได้รับการอัปเดตในคู่มืออุปกรณ์รุ่นใหม่ในอนาคต

 

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

Arria® V SX SoC FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้