ID บทความ: 000082926 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 23/10/2015

ทําไมอุปกรณ์ Stratix IV ของฉันแสดงถึงการดึงกระแสไฟของ VCC มากกว่าที่คาดไว้ระหว่างการกําหนดค่า Fast Passive Parallel (FPP)

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เมื่อทําการกําหนดค่า FPP ของ EP4SGX180, EP4SGX230, EP4SGX290, EP4SGX360, EP4SGX530, EP4SE230, EP4SE360, EP4SE530, EP4SE820, EP4S40G2, EP4S40G5, EP4S100G2, EP4S100G3, EP4S100G4 และ EP4S100G5 Stratix® อุปกรณ์ IV ที่ใช้ความถี่ DCLK สูง รูปแบบบิตสตรีมที่ผิดปกติบางอย่างอาจส่งผลให้อุปกรณ์มีการวาดกระแสไฟฟ้าสูงกว่าที่คาดไว้ระหว่างการกําหนดค่า เมื่อเกิดกรณีเช่นนี้ อุปกรณ์จะล้มเหลวในการเข้าสู่โหมดผู้ใช้หลังจากการกําหนดค่า หรือจะรับรองCRC_ERRORเมื่อเข้าสู่โหมดผู้ใช้

ความละเอียด

ระบบของคุณจะไม่ได้รับผลกระทบหากคุณไม่ปฏิบัติตามอาการล้มเหลวที่อธิบายไว้ข้างต้น โปรดติดต่อ Altera mySupport หากคุณสงสัยว่าระบบของคุณได้รับผลกระทบจากปัญหานี้

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

Stratix® IV GX FPGA
Stratix® IV GT FPGA
Stratix® IV E FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้