ปัญหาสำคัญ
คำอธิบาย
เมื่อทําการจําลองด้วย VHDL ใน Cadence® NC-Sim®, 13.0 Quartus® II การเปิดตัวซอฟต์แวร์ของ Deterministic Latency PHY IP Core ล้มเหลว เนื่องจากมีการตั้งค่าลําดับพารามิเตอร์ที่ไม่ถูกต้องระหว่าง Verilog ระดับบนสุดและ VHDL ที่สร้างขึ้น การจําลอง Verilog ใน Cadence NC-Sim ไม่ได้รับผลกระทบ
ความละเอียด
ไม่มีการแก้ไขปัญหาสําหรับซอฟต์แวร์ 13.0 Quartus II รุ่น คุณต้องใช้รุ่นที่ใหม่กว่านี้เพื่อจําลอง VHDL ใน Cadence NC-Sim
ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ 13.1 Quartus II รุ่น