ID บทความ: 000082826 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 29/05/2018

ทําไมอีเธอร์เน็ตความหน่วงต่ํา 10G MAC แบบไดนามิกที่สร้างขึ้น 1G/2.5G/10G ที่มีตัวอย่างการออกแบบโหมด 1588 การกําหนดเวลาล้มเหลวในอุปกรณ์ Intel® Stratix® 10 ES1

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® Ethernet 10G MAC ความหน่วงแฝงต่ำ
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime เวอร์ชั่น 18.0 Ethernet 10G MAC แบบไดนามิกที่สร้างขึ้นแบบไดนามิก 1G/2.5G/10G ที่มีการออกแบบตัวอย่างโหมด 1588 อาจไม่สามารถปิดเวลาได้

     

     

    ความละเอียด

    เปิดตัว Design Space Explorer II และ ทําการ กวาดข้อมูลเริ่มต้น เพื่อรับคุณภาพการจัดวางที่เหมาะสมที่สุด เนื่องจากโมเดลการจับเวลา Stratix® 10 FPGA ยังคงอยู่ในลักษณะเฉพาะทางวิศวกรรมที่รอดําเนินการเบื้องต้น

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้