เมื่อคุณคอมไพล์ Intel® Stratix® 10 Hard IP สําหรับ PCI* Express MX H-Tile ES1 FPGA Devkit Design Example ที่มีคุณสมบัติที่เปิดใช้งานในแท็บการกําหนดค่า ดีบักและตัวเลือกส่วนขยายผ่าน Intel® Stratix® 10 PCIe* IP Parameter Editor คุณอาจเห็นข้อความแสดงข้อผิดพลาด Fitter ต่อไปนี้:
ข้อผิดพลาด(175020): Fitter ไม่สามารถวางพินลอจิกที่เป็นส่วนหนึ่งของ pcie_example_design pcie_example_design ในภูมิภาค (95, 2) ถึง (95, 2) ซึ่งมีข้อจํากัด เนื่องจากไม่มีตําแหน่งที่ถูกต้องในภูมิภาคสําหรับตรรกะประเภทนี้
ข้อผิดพลาด(16234): ไม่พบสถานที่ตั้งตามกฎหมายใดใน 1 ตําแหน่งที่พิจารณา
ข้อผิดพลาด(175005): ไม่พบตําแหน่งที่มี: IO_FUNCTION ของ GPIO (1 สถานที่ที่ได้รับผลกระทบ)
ข้อผิดพลาด(14566): Fitter ไม่สามารถวางส่วนประกอบอุปกรณ์ต่อพ่วง 1 ส่วนประกอบได้เนื่องจากขัดแย้งกับข้อจํากัดที่มีอยู่ (1 พิน)
ข้อผิดพลาด(15307): ไม่สามารถใช้การมอบหมายโครงการกับการออกแบบได้เนื่องจากการบ้านผิดกฎหมายหรือขัดแย้งกัน
ข้อความแสดงข้อผิดพลาด Fitter เกิดจากการกําหนดค่าตําแหน่งพินสัญญาณนาฬิกากําหนดค่าใหม่ที่ไม่ถูกต้องใน Intel® Stratix® 10 Hard IP สําหรับ PCI Express MX H-Tile ES1 FPGA ตัวอย่างการออกแบบชุดอุปกรณ์
ในการแก้ไขปัญหานี้ ให้เปลี่ยนตําแหน่งพินนาฬิกากําหนดค่าใหม่ตามที่แสดงด้านล่าง:
เมื่อสลับการกําหนดตําแหน่งพินใน Intel® Quartus® Prime Pin Planner ให้กําหนดพิน reconfig_clk_in_clk ใหม่จาก PIN_AR26 / PIN_AP26(n) เป็น PIN_AT13 / PIN_AU13(n)
เมื่อสลับการกําหนดตําแหน่งพินในไฟล์ QSF ให้ทําการเปลี่ยนแปลงการบ้านต่อไปนี้:
จากการบ้านของพิน:
set_location_assignment PIN_AR26 ถึง reconfig_clk_in_clk
set_location_assignment PIN_AP26 -to "reconfig_clk_in_clk(n)"
วิธีปักหมุดการบ้านในตําแหน่ง:
set_location_assignment PIN_AT13 -to reconfig_clk_in_clk
set_location_assignment PIN_AU13 -to "reconfig_clk_in_clk(n)"
ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 19.1