ID บทความ: 000082822 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 07/01/2019

ทําไมตัวอย่างการออกแบบ E-Tile Hard IP สําหรับอีเธอร์เน็ตIntel® Stratix® 10 FPGA IP 10GE/25GE ถูกจัดขึ้นในการรีเซ็ต

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® 25G Ethernet
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาใน E-tile Hard IP สําหรับ Ethernet Intel® Stratix® 10 FPGA IP 10GE/25GE Example Design วงจรอีเธอร์เน็ตจะถูกรีเซ็ตเมื่อเริ่มต้นและลิงก์จะไม่เกิดขึ้น

    ความละเอียด

    หากต้องการแก้ไขปัญหานี้ ให้ปิดใช้งานการรีเซ็ตด้วยตนเองโดยการเปิดตัวอย่างการออกแบบแหล่งข้อมูลและหัววัดในระบบและตั้งค่าบิตต้นทาง [3:1] เป็น 3'b111

    ปัญหานี้มีกําหนดเวลาให้แก้ไขในรุ่นIntel® Quartus® Prime Pro Edition ในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    Intel® Stratix® 10 MX FPGA
    Intel® Stratix® 10 TX FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้