เนื่องจากปัญหาใน E-tile Hard IP สําหรับ Ethernet Intel® Stratix® 10 FPGA IP 10GE/25GE Example Design วงจรอีเธอร์เน็ตจะถูกรีเซ็ตเมื่อเริ่มต้นและลิงก์จะไม่เกิดขึ้น
หากต้องการแก้ไขปัญหานี้ ให้ปิดใช้งานการรีเซ็ตด้วยตนเองโดยการเปิดตัวอย่างการออกแบบแหล่งข้อมูลและหัววัดในระบบและตั้งค่าบิตต้นทาง [3:1] เป็น 3'b111
ปัญหานี้มีกําหนดเวลาให้แก้ไขในรุ่นIntel® Quartus® Prime Pro Edition ในอนาคต