ID บทความ: 000082821 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 25/09/2018

ทําไมอีเทอร์เน็ต 100G ความหน่วงต่ํา Stratix® 10 FPGA IP แสดง 'H-Tile' เป็น 'Tile ตัวรับส่งสัญญาณเป้าหมาย' เมื่อกําหนดเป้าหมายอุปกรณ์ 'L-Tile' เท่านั้น

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® สำหรับ Arria® 10 และ Stratix® V Ethernet 100G ความหน่วงแฝงต่ำ
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เมื่อทํางานกับอุปกรณ์ 'L-Tile' เท่านั้น เมนูแบบเลื่อนลง 'Tile ตัวรับส่งสัญญาณเป้าหมาย' จะถูกปิดใช้งานและแสดงค่าเริ่มต้น 'H-Tile' 'H-Tile' จะถูกถอดรหัสในไฟล์คําอธิบายส่วนประกอบเป็นค่าเริ่มต้น

    ความละเอียด

    นักออกแบบสามารถเพิกเฉยต่อ 'H-Tile' ได้อย่างปลอดภัยในฐานะ 'Tile ตัวรับส่งสัญญาณเป้าหมาย' เมื่อกําหนดเป้าหมายอุปกรณ์ L-Tile IP จะสร้าง HDL ที่เป้าหมายไปยังไทล์อุปกรณ์ที่ถูกต้อง ปัญหานี้จะได้รับการแก้ไขในรุ่นซอฟต์แวร์ Quartus® Prime ในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

    Intel® Stratix® 10 GX FPGA
    Intel® Stratix® 10 FPGA และ SoC FPGA
    Intel® Stratix® 10 SX SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้