เพื่อปรับปรุงการกําหนดเวลาของ Cyclone® V HPS SDRAM เพื่อFPGAเส้นทาง Core คุณสามารถลองใช้การจํากัดเส้นทางที่เป็นปัญหาโดยใช้การบ้านด้านล่าง:
ถ้า {$::quartus(nameofexecutable) == "quartus_fit"} {
set_max_delay -from [get_keepers *\|fpga_interfaces\|f2sdram~FF_*] -ไปยัง [get_keepers ]
}
และการลงทะเบียนเพื่อให้ตรงกับโครงสร้างการออกแบบของคุณ
โปรดทราบว่าการมอบหมายนี้จะจํากัดเฉพาะเส้นทางระหว่างกระบวนการที่เหมาะสมเท่านั้น และการวิเคราะห์เวลาที่ใช้ในตัววิเคราะห์เวลาของ TimeQuest จะมีผลใช้ได้
มูลค่าที่จะ Overconstrain ขึ้นอยู่กับขนาดของการละเมิดเวลาของคุณ
ตัวอย่างเช่น:
หากความสัมพันธ์ของการตั้งค่าเริ่มต้นของคุณคือ 6ns และคุณมีสแล็กลบกรณีที่แย่ที่สุดบนพาธ -1ns เหล่านี้ การใช้ค่าset_max_delay 4.5ns นั้นมีความเหมาะสม
หรือหากความสัมพันธ์ของการตั้งค่าเริ่มต้นของคุณคือ 4ns และคุณมีสแล็กเชิงลบกรณีที่แย่ที่สุดบนพาธ -100ps เหล่านี้ การใช้ค่าset_max_delay 3.5ns นั้นสมเหตุสมผล
ปัญหานี้ได้รับการกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Quartus® II ในอนาคต
