ID บทความ: 000082805 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 19/01/2015

ทําไมฉันถึงเห็นการละเมิดเวลาการตั้งค่าบน Cyclone® V HPS SDRAM ของฉันไปยัง FPGA พาธ Core

สิ่งแวดล้อม

  • ซอฟต์แวร์ Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    คุณอาจประสบปัญหาดังกล่าวเนื่องจากการบิดเบือนระหว่างหมายเลขเวลาที่ใช้ระหว่างกระบวนการที่เหมาะสมและหมายเลขเวลาจริงที่ใช้สําหรับการวิเคราะห์เวลา

    ความละเอียด

    เพื่อปรับปรุงการกําหนดเวลาของ Cyclone® V HPS SDRAM เพื่อ FPGA เส้นทาง Core คุณสามารถลองใช้การจํากัดเส้นทางที่เป็นปัญหาโดยใช้การบ้านด้านล่าง:

    ถ้า {$::quartus(nameofexecutable) == "quartus_fit"} {
    set_max_delay -จาก [get_keepers *<instance>\|fpga_interfaces\|f2sdram~FF_*] -ไปยัง [get_keepers <core registers>] <value>
    }

    <instance>และการลงทะเบียน<เฉพาะจะต้องได้รับการแก้ไขชื่อ>เพื่อให้ตรงกับโครงสร้างการออกแบบของคุณ
    โปรดทราบว่าการมอบหมายนี้จะจํากัดเฉพาะเส้นทางระหว่างกระบวนการที่เหมาะสมเท่านั้น และการวิเคราะห์เวลาที่ใช้ในตัววิเคราะห์เวลาของ TimeQuest จะมีผลใช้ได้

    มูลค่าที่จะ Overconstrain ขึ้นอยู่กับขนาดของการละเมิดเวลาของคุณ

    ตัวอย่างเช่น:

    หากความสัมพันธ์ของการตั้งค่าเริ่มต้นของคุณคือ 6ns และคุณมีสแล็กลบกรณีที่แย่ที่สุดบนพาธ -1ns เหล่านี้ การใช้ค่า set_max_delay 4.5ns นั้นมีความเหมาะสม

    หรือหากความสัมพันธ์ของการตั้งค่าเริ่มต้นของคุณคือ 4ns และคุณมีสแล็กเชิงลบกรณีที่แย่ที่สุดบนพาธ -100ps เหล่านี้ การใช้ค่า set_max_delay 3.5ns นั้นสมเหตุสมผล

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 6 ผลิตภัณฑ์

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Cyclone® V GX FPGA
    Cyclone® V ST SoC FPGA
    Cyclone® V E FPGA
    Cyclone® V SE SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้