เมื่อคอนโทรลเลอร์ UniPHY DDR3 ในโหมดอัตราไตรมาสทํางานที่หรือใกล้กับความถี่สูงสุดที่ระบุใน External Memory Interface Spec Estimator Tool (HTML) คุณอาจเห็นการละเมิดเวลาบนพาธการกําหนดเวลาคอร์จากโดเมนนาฬิกาอัตราไตรมาสไปยังโดเมนนาฬิกาอัตราครึ่งอัตรา พาธเหล่านี้อยู่ในแบบฟอร์ม: *qr_to_hr|dataout_r* ไปยัง *hr_to_fr*
เส้นทางเหล่านี้ที่มีข้อจํากัดสูงเกินไปสามารถช่วยปิดเวลาได้ เพื่อจํากัดพาธเหล่านี้ให้พอดีแต่ไม่ใช้กับการวิเคราะห์เวลาแบบคงที่ ให้รวมข้อจํากัดนี้ไว้ในไฟล์ Synopsys Design Constrains (.sdc) ของคุณ
#Overconstraining QR to HR clock domain
set ver_info $::TimeQuestInfo(nameofexecutable)
if { != "quartus_sta"} {
set_max_delay -from [get_keepers *qr_to_hr\|dataout*] -to [get_keepers *hr_to_fr*] 1}
ข้อจํากัดนี้กําหนดความล่าช้าสูงสุดระหว่างโหนดทั้งสองนี้ไปยังความล่าช้าสั้นๆ ซึ่งทําให้ Quartus II fitter จัดลําดับความสําคัญของพาธเหล่านี้