ID บทความ: 000082752 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 20/04/2014

AN661: การปรับใช้การกําหนดค่า PLL ใหม่เศษส่วนด้วย ALTERA_PLL และ Megafunctions ALTERA_PLL_RECONFIG: ปัญหาที่ทราบ

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

133244 ปัญหา: เวอร์ชัน 2.0

ตารางที่ 2 แสดงบิตทั้งหมดของตัวนับ C, ตัวนับ M และตัวนับ N เป็นการอ่าน/เขียน

บายพาสเปิดใช้งาน (บิต 16) และ odd division (บิต 17) บิตของตัวนับ C, ตัวนับ M และตัวนับ N ของฟังก์ชันเมกะการกําหนดค่า PLL ใหม่ Altera เขียนเท่านั้น เมื่อรีจิสเตอร์ใดๆ เหล่านี้ได้รับการอ่าน บิต 16 และบิต 17 จะส่งคืน 0 เสมอ

ความละเอียด

ปัญหานี้ได้รับการแก้ไขโดยเริ่มจาก AN661 เวอร์ชัน 13.1

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 15 ผลิตภัณฑ์

Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA
Cyclone® V GX FPGA
Stratix® V GT FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Arria® V GT FPGA
Cyclone® V E FPGA
Stratix® V E FPGA
Cyclone® V SE SoC FPGA

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้