ID บทความ: 000082710 ประเภทข้อมูล: ข้อมูลผลิตภัณฑ์และเอกสารประกอบ การตรวจสอบครั้งล่าสุด: 23/07/2013

ฉันจะแก้ไขปัญหาการกําหนดเวลาล้มเหลวใน Stratix V GX Reconfiguration Controller IP pmatestbussel bus เมื่อฉันทําการคอมไพล์การออกแบบของฉันในซอฟต์แวร์ Quartus II เวอร์ชั่น 13.0 ได้อย่างไร

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    ในการแก้ไขปัญหาความล้มเหลวของเวลาที่มีรายงานบนบัส pmatestbussel เมื่อคอมไพล์การออกแบบของคุณในซอฟต์แวร์ Quartus II เวอร์ชั่น 13.0 คุณควรทําตามขั้นตอนเหล่านี้:

    1. สร้าง IP คอนโทรลเลอร์การกําหนดค่าตัวรับส่งสัญญาณใหม่ใน Quartus 13.0
    2. ตรวจสอบคําสั่ง SDC 'derive_pll_clocks' ระดับบนสุดก่อนที่จะทําการจัดหาไฟล์ alt_xcvr_reconfig.sdc
    3. หากตัวรับส่งสัญญาณ TX PLL ได้รับการสร้างอินสแตนซ์เป็น Tx PLL ภายนอก ให้เปลี่ยนข้อจํากัดต่อไปนี้ในไฟล์ alt_xcvr_reconfig.sdc

    แทน

    • set_clock_groups -asynchronous -group [get_clocks {*xcvr_native*avmm*pmatestbussel[0]}]

    กับ

    • set_clock_groups -asynchronous -group [get_clocks {*hssi_avmm_interface_inst|pmatestbussel[0]}]

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

    Stratix® V GT FPGA
    Stratix® V GX FPGA
    Arria® V GZ FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้