ID บทความ: 000082709 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

ทําไมความถี่ PFD ที่รายงานในข้อมูลสรุปการใช้งาน PLL จึงเกินข้อมูลจําเพาะที่ระบุไว้ในเอกสารข้อมูลของอุปกรณ์

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • ส่วนประกอบทั่วไป
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    ความถี่อินพุต (Fref) ไปยังตัวตรวจจับความถี่เฟส PLL (PFD) คือ FREF = FIN / N

    การตั้งค่าอาจไม่ได้รับการปรับให้เหมาะสม และทําให้ FREF ไปยัง PLL PFD ที่รายงานมีค่าความถี่สูงสุดที่รายงานในเอกสารข้อมูลของอุปกรณ์ ทั้งนี้ขึ้นอยู่กับพารามิเตอร์ลูปที่ถูกล็อกเฟส (PLL) ที่เลือกไว้

    ซึ่งส่งผลต่อ PLL ในโหมด integer

    ซึ่งเกิดขึ้นในซอฟต์แวร์ Quartus® II เวอร์ชัน 12.0 และก่อนหน้า

    ความละเอียด

    หาก FREF ที่คํานวณได้ของคุณเกินความถี่สูงสุดที่ระบุไว้ในเอกสารข้อมูลอุปกรณ์ คุณสามารถใช้โหมด PLL แบบเศษส่วนได้จนกว่าจะได้รับการแก้ไขในซอฟต์แวร์ Quartus II เวอร์ชันในอนาคต

    ปัญหานี้จะแก้ไขได้ในเวอร์ชันในอนาคตของซอฟต์แวร์ Quartus II

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

    Stratix® V GX FPGA
    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Stratix® V E FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้