ID บทความ: 000082655 ประเภทข้อมูล: ข้อมูลผลิตภัณฑ์และเอกสารประกอบ การตรวจสอบครั้งล่าสุด: 01/04/2013

ฉันจะรีเซ็ตบิตสลิปในฟังก์ชั่น ALTLVDS_RX เมก้าในอุปกรณ์ Arria® V และ Cyclone® V ได้อย่างไร

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • Avalon ALTPLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    พอร์ตอินพุต rx_cda_reset ของ ALTLVDS_RX ทํางานผิดปกติไม่รองรับในอุปกรณ์ Arria® V GX, GT, SX และ ST และอุปกรณ์ Cyclone® V เริ่มต้นในซอฟต์แวร์ Quartus® II เวอร์ชั่น 12.1  bitslip หรือที่เรียกว่าการจัดแนวข้อมูลถูกตั้งค่าเป็นตําแหน่งความหน่วงแฝงเป็นศูนย์ (รีเซ็ต) โดยยืนยัน pll_areset

    โปรดทราบว่าโมเดลการจําลอง RTL ไม่ได้รีเซ็ตบิตสลิปเมื่อมีการยืนยัน pll_areset  นี่เป็นปัญหาเฉพาะกับโมเดลการจําลอง RTL  แบบจําลองการจําลอง RTL มีกําหนดให้แก้ไขในซอฟต์แวร์ Quartus II เวอร์ชันในอนาคต

     

     

    ความละเอียด

    bitslip latency จะถูกตั้งไว้ที่ตําแหน่งศูนย์เมื่อ pll_areset ถูกระบุไว้ในการจําลองระดับเกต และในฮาร์ดแวร์

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 10 ผลิตภัณฑ์

    Cyclone® V GX FPGA
    Arria® V GX FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Arria® V SX SoC FPGA
    Arria® V GT FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Cyclone® V E FPGA
    Cyclone® V SE SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้