ID บทความ: 000082653 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 05/01/2013

ข้อผิดพลาด (175020): ข้อจํากัดของ PLL แบบเศษส่วนไปยังภูมิภาค (x-coordinate, y- coordinate) กับ (x-coordinate, y-coordinate): ไม่มีตําแหน่งที่ถูกต้องในภูมิภาค

สิ่งแวดล้อม

    Intel® Quartus® II Subscription Edition
    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ข้อผิดพลาดนี้อาจเกิดขึ้นในอุปกรณ์ Stratix® V, Arria® V และ Cyclone® V เมื่อ PLL Intel® FPGA IP มาจากเครือข่ายทั่วโลกหรือระดับภูมิภาคที่เครือข่ายดังกล่าวขับเคลื่อนด้วยพินอินพุตนาฬิกาเฉพาะ  อย่างไรก็ตาม การเชื่อมต่อพินสัญญาณนาฬิกาเฉพาะกับลูปที่ล็อคเฟส (PLL) ผ่านเครือข่ายทั่วโลก / ระดับภูมิภาคนั้นถูกต้องตามกฎหมาย อย่างไรก็ตาม ซอฟต์แวร์ Quartus® II จะไม่อนุญาตให้มีการเชื่อมต่อนี้โดยไม่มีการโปรโมทนาฬิกาไปยังทรัพยากรทั่วโลกหรือภูมิภาคอย่างชัดแจ้งผ่านบล็อกการควบคุมนาฬิกา

ความละเอียด

ใส่ INTEL® FPGA IP ALTCLKCTRL ในพาธนาฬิการะหว่างพินอินพุตนาฬิกาเฉพาะและ Intel FPGA IP PLL  หมายเหตุ การใช้การกําหนดสัญญาณนาฬิกาแบบ Primitive หรือ Global สําหรับสัญญาณนาฬิกาไม่เพียงพอ จะต้องสร้างอินสแตนซ์ INTEL® FPGA IP ALTCLKCTRL ในการออกแบบของคุณ

ซึ่งไม่จําเป็นเมื่อพินอินพุตนาฬิกามีการเข้าถึง PLL Intel FPGA IP โดยเฉพาะ

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 15 ผลิตภัณฑ์

Cyclone® V GT FPGA
Stratix® V GX FPGA
Cyclone® V GX FPGA
Stratix® V GT FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Arria® V GT FPGA
Cyclone® V E FPGA
Stratix® V E FPGA
Cyclone® V SX SoC FPGA
Cyclone® V SE SoC FPGA

1

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้