ข้อผิดพลาดนี้อาจเกิดขึ้นในอุปกรณ์ Stratix® V, Arria® V และ Cyclone® V เมื่อ PLL Intel® FPGA IP มาจากเครือข่ายทั่วโลกหรือระดับภูมิภาคที่เครือข่ายดังกล่าวขับเคลื่อนด้วยพินอินพุตนาฬิกาเฉพาะ อย่างไรก็ตาม การเชื่อมต่อพินสัญญาณนาฬิกาเฉพาะกับลูปที่ล็อคเฟส (PLL) ผ่านเครือข่ายทั่วโลก / ระดับภูมิภาคนั้นถูกต้องตามกฎหมาย อย่างไรก็ตาม ซอฟต์แวร์ Quartus® II จะไม่อนุญาตให้มีการเชื่อมต่อนี้โดยไม่มีการโปรโมทนาฬิกาไปยังทรัพยากรทั่วโลกหรือภูมิภาคอย่างชัดแจ้งผ่านบล็อกการควบคุมนาฬิกา
ใส่ INTEL® FPGA IP ALTCLKCTRL ในพาธนาฬิการะหว่างพินอินพุตนาฬิกาเฉพาะและ Intel FPGA IP PLL หมายเหตุ การใช้การกําหนดสัญญาณนาฬิกาแบบ Primitive หรือ Global สําหรับสัญญาณนาฬิกาไม่เพียงพอ จะต้องสร้างอินสแตนซ์ INTEL® FPGA IP ALTCLKCTRL ในการออกแบบของคุณ
ซึ่งไม่จําเป็นเมื่อพินอินพุตนาฬิกามีการเข้าถึง PLL Intel FPGA IP โดยเฉพาะ