ปัญหา 155552: เวอร์ชั่น 1.6
ในแนวทางการเชื่อมต่อพิน ระบุว่า "หากคุณใช้เกรดความเร็วคอร์ -1 หรือ -2 คอร์ คุณต้องเชื่อมต่อ Core VCC กับ 0.9V" แต่จะมีการแก้ไขเพียงบางส่วนและจะได้รับการอัปเดตเพื่อให้ระบุ "หากคุณใช้เกรดความเร็ว -1 หรือ -2 คอร์ คุณต้องเชื่อมต่อ Core VCC กับ 0.9V หากคุณใช้เกรดความเร็วคอร์ -2L คุณต้องเชื่อมต่อ Core VCC กับ 0.85V"
ปัญหา 80577: เวอร์ชั่น 1.4
คู่มือการเชื่อมต่อ Pin เวอร์ชัน 1.4 และละเว้นว่าจําเป็นต้องมีตัวต้านทานการสอบเทียบความแม่นยํา RREF หากมีการใช้ PLL นี่เป็นอิสระจากการใช้ช่องสัญญาณใดๆ หรือ REFCLK I/O เฉพาะ
ปัญหา 63751: เวอร์ชั่น 1.3
DCLK ไม่ได้อยู่ในรายการเป็นพินอเนกประสงค์แบบคู่ DCLK สามารถกําหนดค่าเป็นพิน I/O ผู้ใช้หลังจากการกําหนดค่าเมื่อโหมดการกําหนดค่าเป็นโหมด Active
ปัญหา 34856: เวอร์ชั่น 1.2
มีข้อผิดพลาดกับ VCCIO, VCCPGM, และ VCCPD
หน้า 12, 14, 16 และ 18 สถานะ: "VCCPD ต้องมากกว่าหรือเท่ากับ VCCPGM" ซึ่งไม่ถูกต้อง
แนวทางการเชื่อมต่อพิน Intel® Stratix® V จะได้รับการแก้ไขตามสถานะ: "VCCPD ต้องมากกว่าหรือเท่ากับ VCCIO"
ปัญหาที่แก้ไข:
ปัญหา 376579: เวอร์ชั่น 1.1
CLK[1:27]p/n ชื่อ, ประเภทพิน, คําอธิบายพิน และแนวทางการเชื่อมต่อไม่ถูกต้อง พินนาฬิกาเหล่านี้มีฟังก์ชันการทํางานแบบสองวัตถุประสงค์ และสามารถใช้เป็นพินเอาต์พุตได้ นี่คือการแก้ไขที่จะปรากฏในเวอร์ชันในอนาคตของเอกสารนี้:
ชื่อพิน: CLK[0:27]p/n
ประเภทพิน: I/O, อินพุตสัญญาณนาฬิกา
คําอธิบายพิน: พินอินพุตสัญญาณนาฬิกาความเร็วสูงเฉพาะสําหรับอินพุต/เอาต์พุตข้อมูลได้อีกด้วย รองรับอินพุตอินพุตที่แตกต่างกัน OCT Rd, OCT Rt อินพุตเดี่ยวและเอาต์พุตเดี่ยว OCT Rs รองรับบนพินเหล่านี้
แนวทางการเชื่อมต่อ: พินที่ไม่ได้ใช้สามารถผูกกับ GND หรือไม่ได้เชื่อมต่อทางซ้าย หากไม่มีการเชื่อมต่อ ให้ใช้ตัวเลือกซอฟต์แวร์ Quartus II ที่ตั้งโปรแกรมได้เพื่อเพิ่มความอคติต่อพินเหล่านี้ภายใน โดยสามารถสงวนไว้เป็นอินพุตไตรสเตตที่เปิดใช้งานตัวต้านทานการดึงขึ้นที่อ่อนแอ หรือเป็นเอาต์พุตที่ขับเคลื่อน GND
ฉบับที่ 369370 เวอร์ชัน 1.1
แนวทางการเชื่อมต่อพิน Stratix® V ให้ข้อมูลที่ไม่ถูกต้องสําหรับ PORSEL ในอุปกรณ์ Stratix V จะไม่มีพิน PORSEL และการเลือก POR ถูกนํามาพิจารณาโดยการตั้งค่าพิน MSEL สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการตั้งค่าการหน่วงเวลา POR โปรดดูตารางที่ 9-4 ของบทที่ 9 การกําหนดค่า การรักษาความปลอดภัยการออกแบบ และการอัปเกรดระบบระยะไกลในอุปกรณ์ Stratix V (PDF)
ปัญหา 367942 เวอร์ชั่น 1.1
แนวทางการเชื่อมต่อพิน Stratix® V ให้ข้อมูลที่ไม่ถูกต้องสําหรับ VCC, VCCHIP_[L, R] และ VCCHSSI_[L, R] เกี่ยวกับข้อกําหนดการแชร์พาวเวอร์ซัพพลายและการเชื่อมต่อสําหรับพิน RZQ_[#] เมื่อใช้การยกเลิกการใช้งานชิปที่ผ่านการปรับเทียบแล้ว [OCT]
เมื่อใช้ VCCHIP_[L, R] และ VCCHSSI_[L, R] จะต้องแชร์ตัวควบคุมเดียวกันกับ VCC เวอร์ชั่น 1.1 ของ PCG ไม่ถูกต้องระบุว่าพวกเขา "อาจ" แบ่งปันอุปทานเดียวกันในสถานที่ต่อไปนี้:
- แนวทางการเชื่อมต่อสําหรับ VCC (หน้า 9)
- แนวทางการเชื่อมต่อสําหรับ VCCHIP_[L,R] (หน้า 11)
- แนวทางการเชื่อมต่อสําหรับ VCCHSSI_[L,R] (หน้า 11)
- หมายเหตุสําหรับ VCC, VCCHIP_[L,R] และ VCCHSSI_[L,R] (หน้า 14)
นอกจากนี้ในทุกกรณีเหล่านี้คําตัดสินที่ระบุว่า "อย่างไรก็ตามหาก VCCHIP, VCCHSSI และ VCC ไม่ได้แบ่งปันอุปทานเดียวกัน VCC จะต้องเลื่อนขึ้นอย่างเต็มที่ก่อนที่ VCCHIP และ VCCHSSI จะถูกลบออก"
แนวทางการเชื่อมต่อสําหรับ RZQ_[#] ในหน้า 9 ระบุอย่างไม่ถูกต้อง "เมื่อใช้ OCT ให้ผูกพินเหล่านี้เข้ากับ VCCIO ของธนาคารที่กําหนดผ่านตัวต้านทาน 240 โอห์ม หรือ 100 โอห์ม ขึ้นอยู่กับความต้านทาน OCT ที่ต้องการ"
แนวทางการเชื่อมต่อสําหรับ RZQ_[#] ควรระบุไว้ "เมื่อใช้ OCT ผูกพินเหล่านี้เข้ากับ GND ผ่านตัวต้านทาน 240-ohm หรือ 100-ohm ขึ้นอยู่กับความต้านทาน OCT ที่ต้องการ"