ID บทความ: 000082428 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 14/08/2012

ข้อผิดพลาด (169026): พินoct_rzqinเข้ากันไม่ได้กับธนาคาร I/O {bank} ซึ่งใช้มาตรฐาน I/O SSTL-135 ซึ่งมีข้อกําหนด VCCIO ที่ 1.35V ข้อกําหนดนี้เข้ากันไม่ได้กับการตั้งค่า VCCIO ของธนาคารหรือพินเอาต์พุตหรือพินสองทิศทางอื่น ๆ ในการใช้ VCCIO 2.5V

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ข้อผิดพลาดนี้อาจเกิดขึ้นหากคุณพยายามใช้อินเทอร์เฟซ DDR3L SDRAM โดยใช้ IP คอนโทรลเลอร์ที่ใช้ UniPHY อินเทอร์เฟซ DDR3L SDRAM ใช้มาตรฐาน SSTL-1.35V I/O พิน oct_rzqยังต้องใช้มาตรฐาน I/O SSTL-1.35V

ข้อผิดพลาด (169026): พินoct_rzqinเข้ากันไม่ได้กับธนาคาร I/O {bank} ซึ่งใช้มาตรฐาน I/O SSTL-135 ซึ่งมีข้อกําหนด VCCIO ที่ 1.35V  ข้อกําหนดดังกล่าวไม่สามารถใช้ร่วมกับการตั้งค่า VCCIO ของธนาคารหรือผลลัพธ์หรือพินสองทิศทางในธนาคารโดยใช้ VCCIO 2.5V

ความละเอียด

ทําการบ้านต่อไปนี้ด้วยตนเองในไฟล์ QSF โครงการของคุณ:

set_instance_assignment -name IO_STANDARD "SSTL-135" -to oct_rzqin

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

Stratix® V E FPGA
Stratix® V GX FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้