ID บทความ: 000082424 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 14/04/2014

ข้อผิดพลาดอาจเกิดขึ้นขณะสร้างคอนโทรลเลอร์หน่วยความจําฮาร์ดใน Qsys

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    ปัญหานี้มีผลต่ออินเทอร์เฟซ DDR2 และ DDR3 โดยใช้ฮาร์ด คอนโทรลเลอร์หน่วยความจําในอุปกรณ์ Arria V หรือ Cyclone V

    เมื่อใช้ Qsys เพื่อสร้างภายนอก Arria V หรือ Cyclone V คอนโทรลเลอร์หน่วยความจํา คุณอาจพบข้อความแสดงข้อผิดพลาดต่อไปนี้ ระหว่างขั้นตอน Quartus II Fitter:

    Error (15332): Port SHIFTEN of cyclonev_pll_reconfig ":|_pll0:pll0|pll1~PLL_RECONFIG" has 10 connections, but the maximum bus width of port SHIFTEN is 9..

    ข้อความแสดงข้อผิดพลาดเกิดขึ้นเมื่อ pll_sharing ท่อร้อยสาย ของอินเทอร์เฟซหน่วยความจําภายนอกจะสัมผัสกับท่อร้อยสายระดับสูง ใน Qsys

    ขณะนี้ Qsys ออกคําเตือนที่ไม่ถูกต้อง แนะนําให้คุณ pll_sharing ส่งออกท่อร้อยสายไปยังพอร์ตระดับบนสุด เมื่อคุณส่งออกท่อร้อยสาย จะเป็นการป้องกันไม่ให้สัญญาณเหล่านี้เกิดขึ้น เครื่องพอดีถูกตัดแต่งอย่างถูกต้องเนื่องจากถูกมอบหมายให้อยู่ในระดับสูงสุด หมุด ข้อผิดพลาดที่พอดีจะเกิดขึ้น

    ความละเอียด

    วิธีแก้ไขปัญหาสําหรับปัญหานี้คือการเพิกเฉยต่อคําเตือน Qsys และไม่ส่งออกท่อร้อยสายไปยังพอร์ตระดับบนสุด ข้อผิดพลาด fitter และไม่ควรเกิดขึ้น

    สําหรับข้อมูลเพิ่มเติม โปรดดูความรู้ต่อไปนี้ โซลูชันพื้นฐาน:

    ทําไมฉันถึงเห็นคําเตือน Qsys สําหรับท่อpll_sharing เมื่อตั้งค่าตัวเลือกโหมดการแชร์ PLL เป็น \'No Sharing\' ใน UniPHY การตั้งค่าเมก้าคอร์?

    ปัญหานี้จะได้รับการแก้ไขในเวอร์ชันในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    Arria® V FPGA และ SoC FPGA
    Cyclone® V FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้