ในบางกรณี คุณอาจต้องรีเซ็ตพื้นที่กําหนดค่าและ datapath บางส่วนของ Altera® Hard IP สําหรับคอร์ PCI Express® IP โดยไม่ต้องรีเซ็ตส่วนประกอบ PLL หรือ SERDES pin_perstและ npor สัญญาณรีเซ็ต Hard IP, PLLs และส่วนประกอบ SERDES
ดูตัวเลข แผนภาพ Reset Controller Block ในคู่มือผู้ใช้ Cyclone® V, Stratix® V หรือ Arria® V Hard IP หรือ Reset Controller ในคู่มือผู้ใช้อุปกรณ์ Arria 10 ในคู่มือผู้ใช้ฮาร์ด IP Arria 10
ตัวอย่างเช่น : http://www.altera.com/literature/ug/ug_s5_pcie_avst.pdf#page=143
คอนโทรลเลอร์รีเซ็ตจะขับเคลื่อนSRST (รีเซ็ตเครื่องสถานะ) และ CRST (Configuration Space reset) เป็นสัญญาณภายใน altpcie__hip_256_pipen1b.v โม ดู ล คุณต้องหรือ สัญญาณรีเซ็ตที่ผู้ใช้กําหนดด้วยสัญญาณเหล่านี้ คุณต้องทําการเปลี่ยนแปลงคู่มือนี้ซ้ําทุกครั้งที่คุณสร้างคอร์ IP ของคุณใหม่
การรีเซ็ตที่ผู้ใช้กําหนดต้องไวต่อระดับและซิงโครนัสถึง pld_clk.
SRST และ CRST ต้องมั่นใจและแยกส่วนกัน คุณต้อง หรือ ทั้งสองสัญญาณที่มีการรีเซ็ตที่ผู้ใช้กําหนด