ID บทความ: 000082376 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 03/01/2018

ทําไมฉันถึงเห็นความล้มเหลวของเวลาถือครองส่วนเพิ่มเมื่อคอมไพล์ IP JESD204B ที่กําหนดเป้าหมายIntel® Stratix®อุปกรณ์การผลิต L-tile 10

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® JESD204B
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากการจัดวางที่แตกต่างกันและความเหมาะสมของ IP JESD204B ที่รวบรวมจากข้อมูลเริ่มต้นต่างๆ ในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition คุณอาจเห็นความล้มเหลวของเวลาถือครองส่วนเกินสําหรับอินเทอร์เฟซที่มีอัตราข้อมูลอยู่ที่ 13.5 Gbps และ 15 Gbps ขึ้นไป คุณอาจเห็นปัญหานี้เมื่อกําหนดเป้าหมายอุปกรณ์การผลิต Intel® Stratix® 10 L-tile ด้วยเกรดความเร็วคอร์ -2 หรือ -1

     

    ความละเอียด

    ใช้ Design Space Explorer เพื่อเปรียบเทียบผลลัพธ์การคอมไพล์กับข้อมูลเริ่มต้นที่แตกต่างกัน และเลือกข้อมูลเริ่มต้นที่จะผ่านการกําหนดเวลา

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้