ID บทความ: 000082370 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 15/08/2018

ทําไมการคอมไพล์ Intel® Quartus® Prime Pro แสดงข้อความเตือน: "ละเว้นset_max_skewที่ alt_e2550_ptp_fifo_top.sdc" เมื่อรวบรวมการออกแบบFPGAด้วย 25G Ethernet Intel® FPGA IP

สิ่งแวดล้อม

    Intel® Quartus® Prime Pro Edition
    IP เอฟพีจีเอ Intel® 25G Ethernet
BUILT IN - ARTICLE INTRO SECOND COMPONENT

ปัญหาสำคัญ

คำอธิบาย

เนื่องจากปัญหาเกี่ยวกับอีเธอร์เน็ต 25G Intel® FPGA IP v18.0 และเวอร์ชันก่อนหน้า การคอมไพล์การออกแบบ Intel® Quartus® Prime จะแสดงข้อความเตือน: "ละเว้นset_max_skewที่ alt_e2550_ptp_fifo_top.sdc" เมื่อใช้งานใน VHDL และมีหลายอินสแตนซ์ของIntel FPGA IPอีเธอร์เน็ต 25G ในการออกแบบ

ความละเอียด

วิธีแก้ไขปัญหานี้:

ในไฟล์ alt_e2550_ptp_fifo_top.sdc จะเปลี่ยนไป:

จาก:

ตั้งค่าinst_list [query_collection -list -all $inst]

foreach each_inst $inst_list {

ถึง:

foreach_in_collection each_inst_tmp $inst {

ตั้งค่าeach_inst [get_node_info -name $each_inst_tmp]

 

ปัญหานี้ได้รับการแก้ไขแล้วเริ่มต้นด้วย Intel® Quartus® Prime Pro เวอร์ชัน 18.0.1

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

Intel® Stratix® 10 FPGA และ SoC FPGA
Intel® Arria® 10 FPGA และ SoC FPGA

1

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้