การอ่านหรือเขียนค่าลงทะเบียน IP Intel® Arria® 10 PCI Express* เป็นวิธีการดีบักที่มีประสิทธิภาพ ทําตามขั้นตอนด้านล่างเพื่ออ่านหรือเขียนค่าการลงทะเบียนในส่วนประกอบ Intel® Arria® 10 PCI Express IP ส่วนแรกแสดงวิธีเปิดใช้งาน Altera Debug Master Endpoint (ADME) ในช่อง Arria 10 Transceiver Native PHY IP Core, ตัวรับส่งสัญญาณ Intel Arria 10 ตัวรับส่งสัญญาณ ATX PLL IP Core และ Intel Arria 10 ตัวรับส่งสัญญาณ fPLL IP Core ส่วนที่สองแสดงการดําเนินการเกี่ยวกับวิธีการอ่านและเขียนค่าการลงทะเบียนด้วยคอนโซลระบบ Intel® Quartus® Prime Pro Edition
เปิดใช้งานคุณสมบัติ ADME
IP PHY เนทีฟตัวรับส่งสัญญาณ Arria 10
1. เปิดใช้งาน ADME ในตัวแก้ไขพารามิเตอร์ PCI Express IP (แท็บตัวเลือกการกําหนดค่า ดีบักและส่วนขยาย)
2. Generate HDL (In Intel Quartus Prime Pro Edition Platform Designer คลิก "Generate --> Generate HDL ...")
Arria 10 ATX PLL IP Core (เฉพาะโหมด Arria 10 PCI Express IP Gen3)
3. ไปยังไดเรกทอรีที่มี Platform Designer ได้สร้างไฟล์การออกแบบ PCI Express ขึ้น (เช่น \altera_pcie_a10_hip_171\synth)
4. เปิดไฟล์ 'lcpll_g3xn.v' ในเครื่องมือแก้ไขข้อความ
5. ตั้งค่าพารามิเตอร์ต่อไปนี้ด้านล่างในการสร้างอินสแตนซ์ ATX/LC PLL (altera_xcvr_atx_pll_a10)
.rcfg_jtag_enable (1),
.dbg_embedded_debug_enable (1),
.dbg_capability_reg_enable (1),
.dbg_stat_soft_logic_enable (1),
.dbg_ctrl_soft_logic_enable (1),
6. ต่อสายสัญญาณนาฬิกากําหนดค่าใหม่และรีเซ็ตสําหรับการสร้างอินสแตนซ์เดียวกัน
.reconfig_clk1 (reconfig_clk0),
.reconfig_reset1 (reconfig_reset0)
7. บันทึกและปิดไฟล์ 'lcpll_g3xn.v'
Arria 10 fPLL IP Core
8. เปิดไฟล์ 'fpll_g3.v' ในเครื่องมือแก้ไขข้อความ
9. ตั้งค่าพารามิเตอร์ต่อไปนี้เป็น fPLL instatiation (altera_xcvr_fpll_a10)
.rcfg_jtag_enable (1),
.dbg_embedded_debug_enable (1),
.dbg_capability_reg_enable (1),
.dbg_stat_soft_logic_enable (1),
.dbg_ctrl_soft_logic_enable (1),
10. ต่อสายสัญญาณนาฬิกากําหนดค่าใหม่และรีเซ็ตสําหรับการสร้างอินสแตนซ์เดียวกัน
.reconfig_clk1 (reconfig_clk0)
.reconfig_reset1 (reconfig_reset0)
11. บันทึกและปิดไฟล์ 'fpll_g3.v'
12. เริ่มการคอมไพล์ Quartus
13. ดาวน์โหลด SOF
ลงทะเบียนการอ่านและเขียนด้วย System Console
1. เริ่มชุดเครื่องมือตัวรับส่งสัญญาณ Quartus และการออกแบบโหลด
2. ตรวจสอบ Slave ที่เชื่อมต่อ
% get_service_paths Slave (รายการนี้คือ Slave ทั้งหมดรวมถึง XCVR, ATX PLL และ fPLL)
3. ตรวจสอบข้อมูล IP สําหรับแต่ละดัชนี Slave และจดบันทึก IP ที่เชื่อมโยงกับดัชนี
% marker_get_info [lindex [get_service_paths Slave] 0]
% marker_get_info [lindex [get_service_paths Slave] 1]
% marker_get_info [lindex [get_service_paths Slave] 2]
% marker_get_info [lindex [get_service_paths Slave] 3]
4. การอ่านจาก/การเขียนไปยังการลงทะเบียน XCVR หรือ PLL ขณะเขียน ให้อ่าน-ปรับเปลี่ยน-เขียน (เช่น ATX PLL m_counter)
% set s [lindex [get_service_paths Slave] 3] ดัชนีหมายเลข 3 คือ ATX PLL
% $s Slave open_service
% set base_addr 0x0000 # ที่ใช้สําหรับการเข้าถึงช่องสัญญาณ
% set ret [master_read_8 $s [expr $base_addr 0x109*4] 1] # อ่าน ATX PLL address 0x109 (m_counter)
% ตั้งค่า ret [expr $ret & 0xf0 | (0x1 <<7)] # Clear bit[7:4] และตั้งบิต[7] เป็น 1
% master_write_8 $s [expr $base_addr 0x109*4] $retจํานวนการแก้ไขการเขียน
% set ret [master_read_8 $s [expr $base_addr 0x109*4] # ตรวจสอบโดยการอ่าน
โปรดดู Intel Arria 10 Transceiver Register Map สําหรับที่อยู่และค่าการลงทะเบียนทั้งหมด