ทําไมการกําหนดค่าผ่านโปรโตคอล (CvP) ไม่สามารถเริ่มอัปเดตภาพหลักที่ PCIe Gen1 x1 ใน Cyclone® V หรือ Arria® V

เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชัน 13.1 การอัปเดต 4 และรุ่นก่อนหน้า CvP อาจไม่สามารถเริ่มอัปเดตภาพหลักซึ่งแสดงข้อผิดพลาดที่ PCI Express® Gen 1 x1 ใน Cyclone® V หรือ Arria® V

ปัญหานี้มีผลต่อการอัปเดตภาพคอร์ทั้งในโหมด CvP Update และโหมดการเริ่มต้น CvP ไม่ส่งผลกระทบต่อการกําหนดค่าภาพหลักแรกทันทีหลังจากการกําหนดค่าภาพต่อพ่วงในโหมดการเริ่มต้น CvP ปัญหาไม่เกิดขึ้นใน PCIe Gen 1 x4 หรือ x8

เพื่อหลีกเลี่ยงปัญหานี้ ให้ทําตามขั้นตอนต่อไปนี้:

1. ค้นหา อินสแตนซ์ของ คอนโทรลเลอร์การกําหนดค่าใหม่ ที่ชื่อ alt_xcvr_reconfig และแสดงความคิดเห็นถึง reconfig_controller ทั้งหมดในการออกแบบของคุณ
2. เพิ่ม 5 บรรทัดที่แสดงใน Verilog HDL ด้านล่างหลังจากอินสแตนซ์ Verilog alt_xcvr_reconfig:
   
   สายไฟ [69:0] reconfig_to_xcvr_bus = {25\'h0, 1\'b1, 44\'h0};
   กําหนด pcie_reconfig_driver_0_reconfig_mgmt_waitrequest = 1\'b0;
   กําหนด pcie_reconfig_driver_0_reconfig_mgmt_readdata = 32\'h0;
   กําหนด alt_xcvr_reconfig_0_reconfig_busy_reconfig_busy = 1\'b0;
   กําหนด alt_xcvr_reconfig_0_reconfig_to_xcvr_reconfig_to_xcv r = { 2 {reconfig_to_xcvr_bus}};

ปัญหานี้มีกําหนดที่จะได้รับการแก้ไขในซอฟต์แวร์ Quartus® II รุ่นอนาคต