Alteraได้ระบุปัญหาต่อไปนี้ในการกําหนดค่าโหมด Quartus® II 9.0SP2 สําหรับตัวรับส่งสัญญาณ Stratix® IV Basic (PMA Direct)
โมเดลการกําหนดเวลาซอฟต์แวร์เป็นเบื้องต้น ซึ่งอาจส่งผลให้เกิดการละเมิดเวลาสําหรับการออกแบบโดยใช้การกําหนดค่าโหมด Basic (PMA Direct) หากต้องการแก้ไขปัญหานี้ ให้ทําตามคําแนะนําการออกแบบด้านล่าง
A) เพื่อตอบสนองการตั้งค่าและถือข้อกําหนดด้านเวลาบนอินเตอร์เฟซ receiver-FPGA Fabric
รับข้อมูลแบบขนาน (rx_dataout) โดยใช้ขอบที่เป็นบวกของนาฬิกาที่กู้คืน (rx_clkout) และเพิ่มข้อจํากัดหลายรอบต่อไปนี้ในไฟล์ SDC
set_multicycle_path -setup -จาก [get_registers rx_data_reg*] 0
set_multicycle_path -ถือ -from [get_registers rx_data_reg*] 0
rx_data_reg คือรีจิสเตอร์ที่ใช้ในการบันทึกข้อมูล RX จากพอร์ตrx_dataoutของ RX PMA ในคอร์FPGA
ข) หากการออกแบบที่รวบรวมไว้ของคุณโดยใช้ขั้นตอนนี้แสดงการละเมิดเวลา (ขึ้นอยู่กับอัตราข้อมูลตัวรับส่งสัญญาณและการใช้ตรรกะ) ให้ใช้ขอบเชิงลบของ rx_clkout เพื่อสัญญาณนาฬิกาของการรับข้อมูลแบบขนานและลบข้อจํากัดหลายรอบข้างต้นจากไฟล์ SDC สําหรับข้อมูลเพิ่มเติม โปรดดู หมายเหตุการใช้งาน AN580 -การปิดเวลาในโหมดพื้นฐาน (PMA Direct) (PDF)