คำอธิบาย
ผลลัพธ์การจําลอง RTL อาจแสดงการเปลี่ยนเฟสที่ไม่ถูกต้องสําหรับไฟล์ที่สร้างขึ้นโดยฟังก์ชัน ALTPLL ขึ้นอยู่กับการตั้งค่า PLL ของคุณ ซึ่งมีผลต่อฟังก์ชัน ALTPLL ที่สร้างขึ้นสําหรับ VHDL และ Verilog ในอุปกรณ์ Cyclone® III และ Cyclone IV
ปัญหานี้ยังจะมีผลต่อการจําลอง RTL เมื่อใช้ฟังก์ชัน ALTLVDS เนื่องจากยังใช้นาฬิกาจาก ALTPLL เมกะฟังก์ชัน
ความละเอียด
เพื่อให้ได้การเปลี่ยนเฟสที่ถูกต้องจากการจําลอง คุณสามารถใช้แบบจําลองการจําลองที่พอดีกับโพสต์ (ไฟล์.vho) ได้