ปัญหาสำคัญ
เนื่องจากปัญหาการสร้างรหัสสําหรับ E-Tile Hard IP สําหรับ Ethernet Intel® Stratix® 10 FPGA IP เวอร์ชั่น 18.0 มีการเชื่อมต่อที่ไม่ถูกต้องในไฟล์ alt_ehipc3_sl_soft.sv สําหรับคอนโทรลเลอร์รีเซ็ต
เมื่อต้องการแก้ไขปัญหานี้ ให้ทําการเปลี่ยนแปลงต่อไปนี้ใน โฟลเดอร์ /alt_ehipc3_180/synth/alt_ehipc3_sl_soft.sv:
จาก:
.soft_tx_rst_in (i_sl_soft_csr_rst)
.soft_rx_rst_in (i_sl_soft_tx_rst)
.soft_csr_rst_in (i_sl_soft_rx_rst)
ถึง:
.soft_tx_rst_in (i_sl_soft_tx_rst)
.soft_rx_rst_in (i_sl_soft_rx_rst)
.soft_csr_rst_in (i_sl_soft_csr_rst)
ปัญหานี้ได้รับการแก้ไขแล้วเริ่มต้นใน v18.0.1 ของ E-Tile Hard IP สําหรับ Ethernet Intel® Stratix® 10 FPGA IP