ID บทความ: 000082227 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 27/09/2018

ทําไมคอนโทรลเลอร์รีเซ็ตจึงทํางานไม่ถูกต้องเมื่อทําการรีเซ็ตผ่านอินเทอร์เฟซ Avalon®-MM ใน E-Tile Hard IP สําหรับอีเธอร์เน็ต Intel® Stratix® 10 FPGA IP

สิ่งแวดล้อม

    Intel® Quartus® Prime Pro Edition
    อีเธอร์เน็ต
BUILT IN - ARTICLE INTRO SECOND COMPONENT

ปัญหาสำคัญ

คำอธิบาย

เนื่องจากปัญหาการสร้างรหัสสําหรับ E-Tile Hard IP สําหรับ Ethernet Intel® Stratix® 10 FPGA IP เวอร์ชั่น 18.0 มีการเชื่อมต่อที่ไม่ถูกต้องในไฟล์ alt_ehipc3_sl_soft.sv สําหรับคอนโทรลเลอร์รีเซ็ต

ความละเอียด

เมื่อต้องการแก้ไขปัญหานี้ ให้ทําการเปลี่ยนแปลงต่อไปนี้ใน โฟลเดอร์ /alt_ehipc3_180/synth/alt_ehipc3_sl_soft.sv:

จาก:

            .soft_tx_rst_in (i_sl_soft_csr_rst)

.soft_rx_rst_in (i_sl_soft_tx_rst)

.soft_csr_rst_in (i_sl_soft_rx_rst)

ถึง:

            .soft_tx_rst_in (i_sl_soft_tx_rst)

.soft_rx_rst_in (i_sl_soft_rx_rst)

.soft_csr_rst_in (i_sl_soft_csr_rst)

 

ปัญหานี้ได้รับการแก้ไขแล้วเริ่มต้นใน v18.0.1 ของ E-Tile Hard IP สําหรับ Ethernet Intel® Stratix® 10 FPGA IP

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

Intel® Stratix® 10 TX FPGA

1

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทําขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรพึ่งพาความสมบูรณ์หรือความถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคําแปล เวอร์ชันภาษาอังกฤษจะมีผลบังคับและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้