ปัญหาสำคัญ
หากการออกแบบของคุณมี IP JESD204B หลายตัวที่มีการกําหนดค่าที่แตกต่างกัน คุณอาจเห็นคําเตือนต่อไปนี้ในซอฟต์แวร์ Intel® Quartus® Prime Pro เวอร์ชัน 15.1 หรือใหม่กว่าระหว่างขั้นตอนการวิเคราะห์และการสังเคราะห์
เมื่อกําหนดเป้าหมายอุปกรณ์ Intel Stratix® 10:
คําเตือน (16817): คําเตือน Verilog HDL ที่ altera_xcvr_rcfg_10_reconfig_parameters.sv: เขียนทับคําจํากัดความก่อนหน้าของโมดูล altera_xcvr_rcfg_10_reconfig_parameters
เมื่อกําหนดเป้าหมายอุปกรณ์ GX Intel Arria® 10 หรือ Intel Cyclone® 10:
คําเตือน (16817): คําเตือน Verilog HDL ที่ altera_xcvr_native_a10_reconfig_parameters.sv: เขียนทับคําจํากัดความก่อนหน้าของแพ็คเกจ altera_xcvr_native_a10_reconfig_parameters
หากการออกแบบของคุณไม่ได้ใช้ไฟล์แพ็คเกจ *_reconfig_parameters.sv ในการกําหนดค่าตัวรับส่งสัญญาณใหม่ จะเป็นการปลอดภัยหากไม่สนใจคําเตือนดังกล่าว
หากการออกแบบของคุณต้องมีแพ็คเกจการกําหนดค่าใหม่ โปรดตรวจสอบว่าบรรจุภัณฑ์แต่ละตัวไม่ซ้ํากันโดยการเปลี่ยนชื่อแพ็คเกจ
ตัวอย่างเช่น การออกแบบที่ประกอบด้วยอินเทอร์เฟซ RX ที่เรียบง่ายสองตัวที่มีอัตราข้อมูลที่แตกต่างกัน ให้ตั้งชื่อที่ไม่ซ้ําโดยการเปลี่ยนโมดูลแพคเกจจาก:
altera_xcvr_native_a10_reconfig_parametersแพ็คเกจ
ถึง:
altera_xcvr_native_a10_reconfig_parameters_inst1แพ็คเกจ
ในอินสแตนซ์แรกของ RX และเปลี่ยนเป็นชื่อที่ไม่ซ้ํากันอื่น:
altera_xcvr_native_a10_reconfig_parameters_inst2แพ็คเกจ
ในอินสแตนซ์ที่สองของ RX
แล้วนําเข้าแพคเกจเหล่านี้มาไว้ในการออกแบบของคุณตามความต้องการการออกแบบของคุณ