ID บทความ: 000082222 ประเภทข้อมูล: ข้อมูลผลิตภัณฑ์และเอกสารประกอบ การตรวจสอบครั้งล่าสุด: 26/09/2018

ฉันจะทราบความแตกต่างระหว่างสภาพความผิดพลาดบนเครื่องและข้อมูล RX ที่ถูกต้องเมื่อใช้ Intel® Stratix® 10 E-tile Hard IP สําหรับอีเธอร์เน็ต Intel® FPGA IPกําหนดค่าในสถานะ PCS FEC โดยไม่มี MAC

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • อีเธอร์เน็ต
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime เวอร์ชั่น 18.1 และก่อนหน้า จะไม่มีการเปิดเผยสัญญาณo_rx_pcs_fully_aligned นอก Intel® Stratix® 10 E-tile Hard IP สําหรับอีเธอร์เน็ต Intel® FPGA IP เมื่อกําหนดค่าในสถานะ PCS FEC โดยไม่มี MAC

    ความละเอียด

    ในการหลีกเลี่ยงปัญหานี้ ผู้ใช้ต้องถอดรหัสพอร์ต RX MII อย่างถูกต้องเพื่อกําหนดสภาพความผิดพลาดในเครื่อง ส่วนย่อยของโค้ดหลอกด้านล่างแสดงตัวถอดรหัสดังกล่าว:

    ถ้า (mii_data == 0x9C000001) (

    • ได้รับรูปแบบความผิดพลาดบนเครื่องใน mii_data (RX)

    • ควรมีความผิดพลาดจากระยะไกลในข้อมูลซีเรียล TX

    )

     

    ถ้า (mii_data != 0x9C000001 &mii_valid==1)

    • mii_data เป็นบล็อก XGMII ที่ถูกต้อง

     

    ถ้า (mii_data != 0x9C000001 &&mii_valid==0)

    • ละเว้นmii_dataเนื่องจากไม่ใช่ข้อมูล XGMII ที่ถูกต้อง

     

    endif

     

    ปัญหานี้ได้รับการกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Intel Quartus Prime ในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 TX FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้