มีความเป็นไปได้ที่แตกต่างกันมากมายเมื่อพยายามอ่านและเขียนไปยังแอดเดรสเดียวกันใน RAM สองพอร์ตในซอฟต์แวร์ Quartus® II และซอฟต์แวร์ MAX PLUS® II
เมื่อพอร์ตเอาต์พุตของ RAM ไม่ได้ถูกลงทะเบียน สถานการณ์ใดสถานการณ์หนึ่งต่อไปนี้จะเกิดขึ้น:
กรณีที่ 1: ความถี่ของนาฬิกาอ่านสูงกว่าความถี่ของนาฬิกาเขียน 2 เท่า นาฬิกาสําหรับการเขียนยังไม่ได้เขียนข้อมูลณ จุดนี้ ดังนั้นนาฬิกาอ่านจะเข้าถึงค่าข้อมูลเดิม
กรณีที่ 2: RAM สองพอร์ตใช้นาฬิกาเดียวกันในการอ่านและเขียน ข้อมูลที่เขียนใหม่จะปรากฏที่เอาต์พุต (tEABDD) หลังจากขอบนาฬิกาลดลง เมื่อความถี่ของนาฬิกาช้าลง ค่าข้อมูลเก่าจะปรากฏหลังจากขอบนาฬิกาเพิ่มขึ้นตามด้วยข้อมูลที่เขียนขึ้นใหม่ ซึ่งจะปรากฏที่ tEABDD หลังจาก Edge ที่ลดลง
เมื่อพอร์ตเอาต์พุตของ RAM ถูกลงทะเบียน เงื่อนไขต่อไปนี้จะถูกเก็บไว้:
กรณีที่ 1: สัญญาณนาฬิกาในการอ่านรวดเร็วมาก (ความถี่> 1/tEABDD) เอาต์พุต q จะอ่านค่าข้อมูลเดิม
กรณีที่ 2: RAM สองพอร์ตใช้นาฬิกาเดียวกันในการอ่านและเขียน เอาต์พุต q จะอ่านค่าข้อมูลที่เขียนใหม่
กรณีที่ 3: นาฬิกาอ่านและเขียนจะไม่เกี่ยวข้อง และนาฬิกาอ่านมีความถี่น้อยกว่า 1/tEABDD เอาต์พุต q จะอ่านค่าข้อมูลที่เขียนใหม่
 | TEABDD EAB Data-in to-out จะหน่วงเวลาที่ถูกต้องสําหรับ FLEX®อุปกรณ์ 10K และ tESBDD เป็น ESB data-in-out ความล่าช้าที่ถูกต้องสําหรับAPEXTMอุปกรณ์ 20K; พารามิเตอร์เหล่านี้จะถูกระบุไว้ในเอกสารข้อมูลตระกูลอุปกรณ์ที่เหมาะสม |