ID บทความ: 000082192 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 15/10/2013

คําเตือน (332174): ละเว้นตัวกรองที่ <variation name="">_p0.sdc(679): ไม่สามารถจับคู่_UNDEFINED_PIN__driver_core_clkกับนาฬิกาได้</variation>

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เมื่อคุณใช้ตัวควบคุมหน่วยความจําฮาร์ดในซอฟต์แวร์ Quartus® II เวอร์ชั่น 12.0sp2 และคอมไพล์ไฟล์ที่สร้างขึ้นโดย Qsys หรือไฟล์ในโฟลเดอร์แทนที่จะ <variation name>_example_design/example project เป็นโฟลเดอร์ที่สร้างขึ้นโดย IP Megawizard คุณอาจได้รับคําเตือนต่อไปนี้

    Warning (332174): Ignored filter at _p0.sdc(679): _UNDEFINED_PIN__driver_core_clk could not be matched with a clock

    pll_driver_core_clk เป็นนาฬิกาของไดรเวอร์สําหรับโครงการตัวอย่างเท่านั้น หากคุณไม่ได้ใช้โครงการตัวอย่าง Quartus จะไม่รู้จักนาฬิกาของไดรเวอร์ในตรรกะผู้ใช้ ซึ่งจะทําให้คําเตือนปรากฏขึ้น

    ความละเอียด

    คุณสามารถละเลยคําเตือนและสร้างข้อจํากัดด้านเวลาของคุณเองสําหรับนาฬิกาอ้างอิง PLL

    ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Quartus II เวอร์ชั่น 13.0

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 11 ผลิตภัณฑ์

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Cyclone® V GX FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Cyclone® V SE SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้