คำอธิบาย
การเข้าถึงการอ่าน/เขียน CSR ไปยัง H-Tile Hard IP สําหรับอีเธอร์เน็ต Stratix® 10 FPGA IP Core ใช้เวลามากกว่า 100 Avalon®-MM รอบสัญญาณนาฬิกา (reconfig_clk) ดังที่แสดงในการจําลอง
นี่เป็นพฤติกรรมที่คาดหวังเนื่องจากอินเทอร์เฟซ CSR 8 บิตบน H-tile Hard IP Ethernet Stratix 10 FPGA Core ผู้ใช้แต่ละราย Avalon®-MM 32 บิตผลการอ่าน/เขียนอินเทอร์เฟซในลอจิกการแปลงความกว้างข้อมูลบัส 32 บิตถึง 8 บิต ซึ่งทําให้มีความหน่วงแฝงในการเข้าถึงเพิ่มเติม
หมายเหตุ: อินเทอร์เฟซ CSR ของ อีเทอร์เน็ต 100G Stratix® 10 FPGA IP Core (soft IP) ไม่มีความหน่วงแฝงเพิ่มเติมนี้
ความละเอียด
ไม่