ID บทความ: 000082086 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

ความถี่เอาต์พุตสัญญาณนาฬิกาภายนอกสูงสุดสําหรับเกรด PLL (-5 ความเร็วที่เพิ่มขึ้นStratix) ที่ขับเคลื่อนพินสัญญาณนาฬิกาเอาต์พุตเฉพาะโดยใช้มาตรฐาน LVDS I/O คืออะไร

สิ่งแวดล้อม

  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย ใน คู่มือ Stratix เวอร์ชั่น 3.1, กันยายน 2004 , Stratix อัตราสัญญาณนาฬิกาเอาต์พุตสูงสุดสําหรับ PLL[5, 6, 11, 12] พินในแพ็คเกจ Flip-Chip จะแสดงอัตราสัญญาณนาฬิกาเอาต์พุตสูงสุดที่ 500 MHz สําหรับเกรดความเร็วStratixทั้งหมด ข้อมูลจําเพาะ PLL ที่ปรับปรุงใหม่สําหรับตาราง Speed Grades -5 แสดงพารามิเตอร์ fout_ext (ความถี่เอาต์พุตสูงสุดสําหรับสัญญาณนาฬิกาภายนอก) เป็น 526 MHz

    สาเหตุของความแตกต่างคือ PLL ที่ปรับปรุงใหม่มีอัตราสัญญาณนาฬิกาสูงสุดที่ 526 MHz เมื่อขับเคลื่อนพินเอาต์พุตสัญญาณนาฬิกาเฉพาะ อัตราสัญญาณนาฬิกาเอาต์พุตสูงสุดนี้มีข้อจํากัดเพิ่มเติมขึ้นอยู่กับมาตรฐาน I/O ที่ใช้บนพิน PLL_OUT และแพ็คเกจอุปกรณ์ ตัวอย่างเช่น ในแพ็คเกจ Flip-Chip อัตราสัญญาณนาฬิกาเอาต์พุต LVDS สูงสุดคือ 500 MHz สําหรับอุปกรณ์เกรดความเร็ว -5 ในแพ็คเกจ Wire-bond อัตราสัญญาณนาฬิกาเอาต์พุต LVDS สูงสุดคือ 311 MHz สําหรับอุปกรณ์เกรดความเร็ว -5

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    เอฟพีจีเอ Stratix®

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้