ID บทความ: 000082051 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 27/08/2013

ทําไม CvP จึงทํางานไม่ถูกต้องเมื่อใช้ Avalon-MM PCIe Hard IP

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย เนื่องจากปัญหาที่ทราบในซอฟต์แวร์ Quartus® II จะรีลีส v12.0SP2 และก่อนหน้า การกําหนดค่าผ่านโปรโตคอล (CvP) จะไม่ทํางานอย่างถูกต้องหากมีการใช้โหมด MM Avalon®
    ความละเอียด

    หากต้องการแก้ไขปัญหานี้ในเวอร์ชันซอฟต์แวร์ v12.0SP2 ให้แก้ไขไฟล์ RTL ระดับสูงสุดของ Qsys ที่สร้างขึ้นโดยอัตโนมัติเพื่อให้แน่ใจว่าได้ตั้งค่าพารามิเตอร์ต่อไปนี้:

    .bypass_clk_switch_hwtcl ("เท็จ")
    .cseb_cpl_status_during_cvp_hwtcl ("completer_abort")
    .core_clk_sel_hwtcl ("core_clk_250")
    .rx_ei_l0s_hwtcl (0),
    .enable_l0s_aspm_hwtcl ("เท็จ")

    ปัญหานี้ได้รับการแก้ไขในเวอร์ชัน 12.1sp1 ของซอฟต์แวร์ Quartus II

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

    Stratix® V GX FPGA
    Stratix® V GS FPGA
    Stratix® V GT FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้