ID บทความ: 000081997 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 07/01/2014

กฎทั่วไปสําหรับการแชร์ Tx PLL ระหว่างอินสแตนซ์ตัวรับส่งสัญญาณหลายตัวบนอุปกรณ์ตัวรับส่งสัญญาณ Stratix V, Arria V และ Cyclone V เป็นอย่างไร

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

กฎทั่วไปสําหรับการแชร์ Tx PLL ระหว่างอินสแตนซ์ตัวรับส่งสัญญาณหลายตัวบนอุปกรณ์รับส่งสัญญาณ Stratix® V, Arria® V และ Cyclone® V มีดังนี้

  • อินสแตนซ์ตัวรับส่งสัญญาณทั้งหมดที่ต้องการแชร์ Tx PLL ต้องมีอินพุต refclk ทั่วไป
  • อินสแตนซ์ตัวรับส่งสัญญาณทั้งหมดที่มีวัตถุประสงค์เพื่อแชร์ Tx PLL ต้องมีความถี่ Tx PLL VCO (อัตราข้อมูลพื้นฐาน) ทั่วไป
  • อินสแตนซ์ตัวรับส่งสัญญาณทั้งหมดที่มีวัตถุประสงค์เพื่อใช้ Tx PLL ร่วมกันต้องมีอินพุตการรีเซ็ต Tx PLL หรือการปิดเครื่องทั่วไป
  • อินสแตนซ์ตัวรับส่งสัญญาณทั้งหมดที่มีวัตถุประสงค์เพื่อใช้ Tx PLL ร่วมกันต้องมีคอนโทรลเลอร์การกําหนดค่าใหม่ทั่วไป
  • การแชร์ Tx PLL สําหรับการออกแบบที่ใช้การกําหนดค่าใหม่แบบไดนามิกจําเป็นต้องมีการกําหนด QSF Quartus® II XCVR_TX_PLL_RECONFIG_GROUP สําหรับตัวรับส่งสัญญาณแต่ละตัวที่แชร์ Tx PLL

การไม่ปฏิบัติตามข้อกําหนดข้างต้นอาจส่งผลให้เกิดข้อผิดพลาด Quartus® II No Fit

คุณสามารถดูคู่มือเฉพาะอุปกรณ์หรือ PHY IP Userguide สําหรับข้อมูลเพิ่มเติม

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 12 ผลิตภัณฑ์

Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA
Stratix® V GT FPGA
Cyclone® V GX FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Arria® V GT FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้