ID บทความ: 000081966 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 01/04/2013

พินเอาต์พุตการกําหนดค่าบางส่วนบนStratix V อุปกรณ์ Arria V และ Cyclone V ได้รับการกําหนดค่าเป็น Open Drain ตามค่าเริ่มต้นเมื่อเปิดใช้งานพินเหล่านี้ในโครงการ Quartus II ของฉันหรือไม่

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย ในซอฟต์แวร์ Quartus® II เวอร์ชัน 12.1 และก่อนหน้า หากมีการเปิดใช้งานพินกําหนดค่าใหม่บางส่วน (PR) สําหรับอุปกรณ์ Stratix® V Arria® V หรือ Cyclone® V เอาต์พุตจะไม่ถูกปรับตั้งค่าเป็น Open Drain และจะถูกขับเคลื่อนด้วยแหล่งจ่าย VCCIO ของธนาคารที่อยู่
ความละเอียด ฟังก์ชัน Open Drain จะมีให้มาเป็นตัวเลือกสําหรับพินเหล่านี้ในซอฟต์แวร์ Quartus II เวอร์ชันในอนาคต

บทความที่เกี่ยวข้อง

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 15 ผลิตภัณฑ์

Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA
Stratix® V GT FPGA
Cyclone® V GX FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Arria® V GT FPGA
Cyclone® V E FPGA
Stratix® V E FPGA
Cyclone® V SE SoC FPGA

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้